正確掌握 PCB 特性阻抗，確保訊號可靠傳輸

特性阻抗決定快速邊沿能否乾淨地到達接收端，但萬用表無法測量它。一條 50 Ω 走線從一端到另一端測得的電阻只有幾分之一歐姆。萬用表看到的是銅電阻，而訊號看到的是完全不同的東西。上升邊沿不會一次看到整條走線，它只會看到當前已經傳播到的那一小段銅。為了繼續向前傳播，它必須給下方的平面充電，並在走線周圍建立磁場。

圖 1：多層 PCB 上的受控阻抗走線及其參考平面

兩組量之間的比值決定了邊沿每伏電壓所吸收的電流。本指南討論 PCB 特性阻抗的本質以及決定它的各項參數，然後介紹製造商如何獲得並驗證這一數值，以及哪些介面真正具有相關價值。最終目標是通過一次設計就獲得所需的疊層，而無需反覆修改。

PCB 中的特性阻抗是什麼？

特性阻抗不是銅本身的阻抗，而是走線及其參考平面的阻抗。因此，它可以根據幾何形狀計算出來，而參考平面中的間斷會破壞它。

傳輸線中的特性阻抗如何工作

在無反射傳播的波中，特性阻抗（或 Z0）是電壓與電流之比。在 PCB 上，這條線就是走線及其下方的平面。每毫米走線都會對平面貢獻少量串聯電感和少量電容，邊沿響應的就是兩者的比值。

完整表達式為 Z0 = √((R + jωL) / (G + jωC))

• R 是串聯電阻，G 是通過介質的漏電導。
• L 和 C 分別是單位長度的電感和電容。

圖 2：PCB 走線上的分佈式電感和電容

在阻抗發揮作用的頻率下，ωL 遠大於 R，ωC 遠大於 G，因此公式可簡化為 Z0 = √(L/C)。這樣，萬用表顯示的是 R，而邊沿體現的是 L 和 C。只有當走線的延遲相對於邊沿足夠長時，走線才表現為PCB 傳輸線。典型工作判據是單向傳播距離對應上升時間的六分之一。

為什麼阻抗匹配對訊號完整性很重要

阻抗發生變化的任何位置，部分邊沿都會反射回驅動端。

圖 3：50 Ω 到 75 Ω 阻抗階躍處的反射

當訊號到達傳輸線阻抗發生變化的位置時，部分入射電壓波可能向源端反射。電壓反射係數給出了該回波相對於入射波的幅度：

Γ = (Zₗ − Z₀) / (Zₗ + Z₀)

其中：

• Γ = 電壓反射係數（無量綱）
• Zₗ = 負載阻抗，即波接下來遇到的阻抗（Ω）
• Z₀ = 入射傳輸線的特性阻抗（Ω）

對於連接到 75 Ω 段的 50 Ω 走線：

Γ = (75 − 50) / (75 + 50) = 25 / 125 = 0.20

因此，入射電壓波幅度的 20% 會向源端反射。正號表示反射電壓波沒有反相。該百分比指的是電壓幅度，而不是反射功率。

什麼決定 PCB 特性阻抗？

成品板上的 Z0 由 4 個參數決定，每個參數都會以已知方向改變 Z0。前三項由走線決定，第四項由疊層決定。

• 走線越寬，Z0 越低。
• 銅厚度：銅越厚，Z0 略有降低。
• 介電常數（Dk）：Dk 越大，Z0 越低，邊沿速度越慢。
• 介質高度：到參考平面的距離增加，Z0 會升高。

走線幾何形狀和介質特性

走線越寬，單位長度電容越大，因為暴露於平面的銅更多，因此 Z0 會下降。銅越厚，側壁對耦合的貢獻越大，走線被推向同一方向的程度越小。因此，1 oz 銅上的 50 Ω 走線會比 0.5 oz 銅上的 50 Ω 走線略窄。

介電常數 Dk 表示層壓板相對於空氣儲存電場的能力。電容與 Dk 成正比，而 Z0 大致與 √Dk 成反比。FR4 的範圍約為 3.9 至 4.5，具體取決於樹脂含量、玻璃類型和頻率。正如 PCB 介電常數指南所示，這意味着同一設計寬度可能跨越兩種不同的 FR4 等級。

對於表面微帶線的經典閉式估算公式：

• Z0 ≈ (87 / √(Dk + 1.41)) × ln(5.98h / (0.8w + t))

其中 h 是單位介質高度，w 是走線寬度，t 是銅厚度，三者均採用同一單位。

PCB 疊層與參考平面

介質高度，也就是走線與平面之間的距離，是疊層中影響最大的因素。高度越大，對數項越大，Z0 也越高；介質越薄，所需走線越窄。在雙層板上，平面相隔一個完整芯板，50 Ω 微帶線寬度接近 2.8 mm（110 mil）；在四層板薄外層半固化片上方，它會縮小到約 0.35 mm（14 mil）。

圖 4：四種常見受控阻抗結構的截面

平面的位置與距離同樣重要；外層走線下方是層壓板、上方是空氣，因此有效 Dk 較低。位於兩個平面之間的帶狀線完全被層壓板包圍，在相同寬度下阻抗更低。板厚和層數：在確定 PCB 厚度時就應設定阻抗選項，以便儘早安排。

PCB 製造中如何實現阻抗控制

阻抗控制是 PCB 設計與製造雙方共同承擔的責任。你向製造商提供目標幾何參數，製造商調整寬度和介質，使其保持在公差範圍內，從而讓成品板達到目標。

設計受控阻抗走線和疊層

受控阻抗始於疊層，而不是走線。應從製造商的常規半固化片厚度開始，因為計算器假設使用常規厚度和 Dk。確定需要使用的寬度後，如果還要定製疊層，通常需要承擔額外交期和費用。

1. 從製造商的標準列表中選擇疊層，以便確定介質高度和 Dk。
2. 為每個受控層分配參考平面，並確保佈線下方平面連續。
3. 使用製造商計算器或場求解器，計算每個目標的寬度和間距。
4. 在 EDA 工具中建立網絡類，讓佈線器自動保持這些寬度和間距。
5. 在製造圖紙中列出每個目標，包括層、寬度、參考平面和公差。

不過，使用差分對時還多一個變量：兩條走線之間的間距。間距越小，耦合越強，差分阻抗越低。因此，寬度和間距始終需要同時求解。沿整條走線保持相同間距；如果圍繞焊盤暫時變成兩條單端線，就會破壞這一點。長度匹配也是 差分對佈線實踐的一部分。

控制材料和製造尺寸

製造商控制阻抗的主要參數是成品走線寬度和壓合後的介質厚度。蝕刻時銅下方會產生側蝕，因此走線頂部比底部窄。為補償這一點，CAM 工程師會擴展圖形。此外，半固化片樹脂會流入銅特徵之間的空隙，因此走線下方的介質厚度取決於周圍銅的分佈。

JLCPCB 的阻抗公差為 ±10%。根據其能力頁面，受控阻抗僅適用於 4 層及以上的板。JLCPCB 阻抗計算器基於其標準疊層中實際使用的半固化片和芯板厚度。

阻抗測試與質量驗證

阻抗通過時域反射儀（TDR）測量。儀器向線路注入快速階躍訊號，然後測量產生的電壓。走線上的時間對應距離，從而得到阻抗隨位置變化的曲線。製造商通常不會直接測量你的產品走線，而是在拼板邊緣測量測試條；測試條與成品使用相同層數，並在同一壓合週期中製造，因此會具有相同的寬度和介質誤差。

圖 5：阻抗測試條的 TDR 曲線

這條測試條在 使用 TDR 進行 PCB 阻抗測試指南中展示。讀數取自遠離探頭連接端和遠端開路端的平坦走線段。測試條合格證明的是製造工藝，並不代表你的具體佈局一定合格。它不適用於過孔、連接器焊盤、頸縮段和平面間隙。如果鏈路出現故障，這些特徵需要仿真或使用 TDR 進行整板測試。請向製造商索取阻抗測試報告，並與圖紙中的目標阻抗進行比較。

什麼時候需要受控阻抗？

當邊沿相對於走線傳播距離很快時，受控阻抗就很重要。這不一定僅由時鐘頻率決定——驅動器邊沿陡峭的低速總線可能需要受控阻抗，而一條較長、邊沿平緩的 I2C 線可能不需要。

高速數碼介面

所有高速串行標準都定義了通道阻抗。你的走線需要滿足該數值，因為連接器、線纜和晶片內終端都按此數值設計。目標值範圍較窄，因此儘管介面很多，疊層仍可保持相對簡單。

RF 和其他高頻應用

所有天線、SMA 連接器、濾波器和測試設備都按 50 Ω 單端設計，這就是標準 RF 設計採用該數值的原因。若連接器前的走線變為 60 Ω，電壓會有 9% 反射。這種反射會直接表現為回波損耗變差和天線功率降低。許多 RF 板會將這些走線設計為接地共面波導。走線兩側都有接地銅，並通過一排過孔與下方平面連接。側邊接地會把電場拉向內部，使走線足夠窄，從而適配小型 IC 焊盤。

過孔柵欄還可用於阻止與其他走線的耦合，但它也引入了需要維持的另一個尺寸。在幾 GHz 以上，層壓板本身開始限制性能。頻率越高，FR4 每釐米的訊號損耗越大。Dk 還會隨頻率和玻璃編織類型變化，導致不同拼板之間的阻抗變化。因此，許多 5.8 GHz 設計會改用 Rogers RO4350B；該材料在 10 GHz 時的損耗角正切僅為 0.0037，約為典型 FR4 設計的五分之一。

特性阻抗常見問題

結論

特性阻抗取決於 PCB 的物理設計。走線寬度、銅厚度、介質高度和介電常數（Dk）都會影響阻抗，而連續的參考平面可確保訊號行為一致。如果你在早期就選定疊層，就能確定所需走線寬度，並在整個佈局中以此為依據。這意味着阻抗控制屬於設計流程的一部分，而不是製造階段才需要糾正的問題。

當訊號的上升和下降時間很短時，即使相當短的 PCB 走線也可能表現為傳輸線。因此，受控阻抗在現代 PCB 設計中扮演重要角色。確定疊層和走線寬度後，JLCPCB 可以以 ±10% 的公差製造受控阻抗多層板。同樣的疊層也能確保設計計算與製造所使用的材料和尺寸保持一致。