在 PCB 串擾演變為訊號完整性問題前及早預防

PCB 串擾是指一條走線向相鄰走線耦合的雜訊，即使兩條網路在電氣上完全隔離，仍會發生串擾。設計時你沒有畫出這條連接，網表中也不會顯示，但銅箔仍會形成這種耦合。

圖 1：走線密集的高速 PCB

單條走線其實不會獨自承載訊號，而是承載環繞銅箔、隨時間變化的電場與磁場。這些場不會在走線邊緣停止，因此位於場範圍內的任何導體都會分得部分能量。本指南將介紹兩種耦合機制，以及為何近端串擾與遠端串擾的表現恰好相反。同時說明串擾計算器能告訴你什麼、又有哪些限制，以及如何透過間距、疊層結構與製造規範，將耦合雜訊控制在預算範圍內。

PCB 中的串擾是什麼？

兩條完全沒有接觸的走線，仍可能交換能量。交換能量的多寡取決於訊號切換的速度。

什麼是串擾？為什麼會發生？

串擾是指能量從一條活動中的網路非預期地傳遞到另一條安靜的網路。工程師將活動中的網路稱為干擾線（aggressor），將安靜的網路稱為受擾線（victim）。能量是透過銅箔周圍的電磁場傳遞，而不是透過導電路徑，因此任何 設計規則檢查（DRC） 都不會標示這種情況。

由於串擾來自電磁場耦合，因此只有變化中的訊號才會引起耦合。 例如： 當一條穩定的 3.3 V 電源軌位於時脈線旁邊時，電源軌不會向時脈線注入雜訊；相反，時脈線每次切換邊沿都會向電源軌注入雜訊。停止切換，串擾也就停止。互電容會透過走線之間的電場將兩條走線連接起來；互電感則透過干擾線電流所產生的磁場迴路將它們耦合。電路板上每一對平行走線都存在這兩種效應，但大多數佈局工具都不會對它們建模。

PCB 串擾如何影響訊號品質

耦合雜訊會同時以兩種方式影響數位接收器。首先，它會侵蝕邏輯閾值與訊號電位之間的靜態雜訊裕量；其次，它會改變受擾線的邊沿跨過閾值的時間，形成時序抖動（jitter）。

現代介面可容忍的雜訊裕量比舊式介面小得多。3.3 V LVCMOS 接收器的高電位約比 2.0 V 的輸入高電位閾值高出 1.3 V，因此 50 mV 的突波在這種情況下不會造成問題。 串擾所引發的故障，在工作台上往往看起來像隨機出現：

• 只有在鄰近記憶體匯流排活動時才出現的時脈抖動
• 眼圖在垂直與水平方向同時收斂
• 重設線或中斷線在突發傳輸期間出現毛刺，但閒置時完全正常
• ADC 的最低一至兩個位元在類比訊號未變化時仍出現跳動
• 原型板正常運作，但最終版本因佈線密度提高而失效

以上症狀都具有間歇性，因為只有干擾線切換時才會出現問題。這也是串擾通常要到後期，甚至電路板已經出貨後才被診斷出來的原因。

了解 PCB 設計中的串擾

串擾會透過兩種實體路徑產生，再由兩個不同的方向表現出來。了解雜訊從哪一端出現，就能判斷應增加走線間距，還是縮短平行佈線長度。

電容性耦合與電感性耦合

電容性耦合源自兩條相鄰走線之間的微小電容。當干擾線電壓發生變化時，這個電容會將電流傳遞至受擾線。電流大小等於互電容乘以電壓變化率。由於沒有優先方向，耦合電流會平均分往受擾線的兩端。

圖 2：顯示互電容與互電感的截面示意圖

電感性耦合的作用對象是電流，而不是電壓。干擾線中的電流會在走線周圍產生磁場，其中部分磁場會穿過受擾線及其回流路徑形成的迴路，根據法拉第定律在受擾線上感應電壓。干擾線電流變化越快，感應電壓就越大。

近端串擾與遠端串擾

近端串擾：

近端串擾（NEXT）會沿著受擾線朝驅動端反向傳播，其幅度取決於電容性與電感性耦合比率的總和。當干擾線的訊號邊沿位於耦合區域內時，NEXT 幅度大致保持不變。平行走線長度超過一定程度後，NEXT 便不再增強，這一點往往令人意外。每個位置所產生的雜訊都會反向傳回，並在相當於單程傳播延遲兩倍的時間範圍內到達。當耦合長度超過訊號上升時間所對應實體長度的一半後，繼續加長只會讓脈衝變寬。

範例： 在 FR-4 微帶線上，訊號的傳播延遲約為每毫米 6 ps，因此上升時間為 500 ps 的訊號邊沿約佔 83 mm（3.3 英吋）的銅線長度。NEXT 因而會在平行走線長度約 42 mm（1.65 英吋）時達到飽和。超過這個長度後，即使平行走線長度增加一倍，脈衝也只會變寬，幅度不會增加。

圖 3：比較已飽和 NEXT 脈衝與持續增加的 FEXT 的時序圖

遠端串擾：

遠端串擾（FEXT）的行為剛好相反。它會以相同速度沿著干擾線的訊號邊沿方向傳播，因此各位置的耦合效應會同時到達接收端並相加。FEXT 會隨耦合長度增加而增強，訊號邊沿較慢時則會減弱。其脈衝寬度與訊號邊沿的時間相同。FEXT 取決於電感性與電容性耦合比率之差，而不是兩者之和。帶狀線（stripline）埋在均勻的介電材料中，使兩種耦合比率大致相等，差值便趨近於零，因此內層的遠端串擾接近零。

範例： 微帶線下方為 FR-4、上方為空氣。這種不對稱性使電感性耦合占主導地位，兩個耦合項便無法互相抵消。因此，FEXT 會以狹窄脈衝的形式出現在外層，且其極性與干擾線的訊號邊沿相反。

增加 PCB 串擾的設計因素

耦合程度取決於幾何結構與訊號邊沿速率。自動佈線器即使顯示設計規則檢查通過，仍可能破壞這兩項條件，因此必須留意以下參數。

走線間距、平行佈線與層別配置

間距對串擾的影響最大。當兩條走線之間的距離超過約一個線寬時，耦合便會迅速降低。將間隙加倍，耦合雜訊可能降低約四倍，而不是只有兩倍。

圖 4：相鄰訊號層之間的耦合與以參考平面隔開的疊層結構比較

平行佈線長度同樣重要，但對不同類型串擾的影響並不相同。近端串擾最終會達到上限，遠端串擾則隨長度持續增加。因此，外層較長的平行走線會比相同長度的帶狀線更容易出現問題。在高密度電路板上，層別配置可能更加重要。相鄰訊號層的走線若上下直接重疊，就可能沿整段線寬產生耦合，尤其是在兩層之間的介電質很薄時。

以下兩項簡單規則有助於改善：

• 讓相鄰訊號層沿不同方向佈線，以盡量減少重疊。
• 若相鄰層無法避免平行佈線，應將走線橫向錯開，而不是直接上下堆疊。

訊號上升時間、阻抗與參考平面

訊號邊沿速率比時脈頻率更重要。74HC244 的切換邊沿可能約為 5 ns，而 74LVC244 可以在不到 2 ns 內完成切換。即使 PCB 佈局與時脈頻率都不變，較快的邊沿仍可能造成更多串擾。

1. 特性阻抗也會影響耦合： 相對於線寬而言，高阻抗走線通常與參考平面距離較遠，因此更多電場能向兩側擴散。低阻抗走線則可讓較多電場集中在參考平面附近。
2. 介電質厚度尤其重要： 串擾高度取決於走線間距相對於走線至參考平面距離的比例。縮短這段距離能大幅降低耦合。這也是從兩層板改用四層板通常能顯著改善串擾的原因。四層板可將完整的參考平面配置在更靠近訊號走線的位置。
3. 如果回流路徑中斷，以上方法都難以發揮作用： 參考平面上的槽孔或間隙會迫使回流電流繞路，增加共用阻抗與耦合。因此，應盡量在高速訊號下方維持連續的參考平面。

如何評估 PCB 串擾

只要清楚數值的來源，就可以在電路板製作前量化串擾。計算器能在幾秒內回答較單純的問題，而場求解器則可分析更廣泛的情況。

使用 PCB 串擾計算器

PCB 串擾計算器本質上是二維場求解器的操作介面。使用者輸入走線截面參數，包括線寬、銅厚、邊緣對邊緣間距、介電質厚度與介電常數。求解器會計算單位長度的電容與電感，再以干擾線訊號擺幅的百分比呈現 NEXT 與 FEXT。

JLCPCB 並未提供串擾計算器。目前公開的兩項計算工具是阻抗計算器與 PI 補強板計算器。應先使用 JLCPCB 阻抗計算器， 確認走線截面，因為它採用實際壓合後的疊層資料。接著再將這些尺寸輸入 EDA 軟體的場求解器，或可靠的第三方估算工具。

無論使用哪一種工具，計算結果都建立在一些實際電路板未必能滿足的假設之上：

• 只有兩條導體，一條干擾線與一條受擾線，在整段耦合長度上完全平行
• 兩條走線下方都有完全連續的參考平面
• 走線截面是矩形，因此不考慮蝕刻造成的梯形截面
• 只採用單一頻率下的介電常數，且未考慮玻纖編織紋理
• 受擾線兩端均為理想端接，且沒有導通孔、彎角或連接器

其中影響最大的往往是只考慮兩條導體的假設。DDR4 位元組通道中的一條受擾線，周圍可能有八條干擾線，而它們的耦合貢獻會相加。因此，若計算器只顯示單一相鄰走線帶來可接受的 3% 串擾，實際串擾可能被低估數倍。

何時需要模擬與工程分析？

串擾預算可將模糊的疑慮轉化為明確的通過或不通過標準。應將接收器雜訊裕量的固定比例分配給耦合雜訊；對 50 Ω 單端匯流排而言，典型值約為訊號擺幅的 5%。接下來便可以這個數值作為比較基準。

情況單純時，使用計算器已足夠；但若出現以下任何情況，就應升級為完整模擬。

1. 多條干擾線圍繞同一條受擾線，例如任何平行匯流排
2. 耦合區域穿過一組導通孔、連接器或封裝扇出區
3. 受擾線是時脈線、重設線或類比輸入，任何一次毛刺都可能造成嚴重後果
4. 需要驗證接地防護結構的導通孔縫合效果，而不能只作出假設
5. 雜訊預算已幾乎耗盡，可分配給耦合的訊號擺幅已不足約 2%

二維場求解器可快速且低成本地分析較長、截面均勻的耦合區段。扇出區、導通孔換層及封裝引腳逃逸佈線則需要三維場求解器，因為這些結構在三個空間維度上都會變化。

實用的 PCB 串擾預防技術

預防串擾主要有三種方法：增加走線間距、縮短走線與參考平面的距離，以及減少平行佈線長度。

增加走線間距並縮短平行佈線

3W 準則人人都會提，但很少有人明確說明其定義。一般而言，3W 間距是從走線中心到中心量測。換算成邊緣對邊緣的間隙，便是線寬的兩倍，本文全篇均採用此定義。

圖 5：以線寬倍數表示邊緣間距，並比較近端串擾的圖表

線寬只是用來代表真正關鍵的參數。耦合主要取決於走線間距相對於介電質厚度的比例。因為固定的 50 Ω 阻抗已決定線寬與介電質厚度的比例，所以線寬可以作為替代指標。但是一旦改變阻抗目標或參考平面距離，這個替代指標便會失準。更可靠的習慣是讓所有走線盡量靠近參考平面。縮小電磁場分布，比單純增加間距更容易獲得改善。將訊號層配置在距離參考平面 0.1 mm（4 mil）以內的位置，所獲得的隔離效果可能超過再增加一個線寬的間隙。

控制阻抗與高速佈線參數

適當端接可減少抵達接收端的耦合雜訊。若受擾線沒有端接，雜訊脈衝可能反射，使干擾看起來更大。

• 訊號轉換速率也很重要： 在驅動端加入通常為 22–33 Ω 的小型串聯電阻，可減慢訊號邊沿並降低遠端串擾。
• 差分對 需要保持一致間距： 差分對內部的線距應保持狹窄且均勻，以維持阻抗；不同差分對之間則應留出更大空間，降低彼此耦合。
• 蛇形佈線也需要注意： 過於密集的蛇形彎折會讓走線與自身平行，造成額外耦合。應盡量拉開蛇形迴路的距離，在可行時保持約四倍線寬的間距，以維持良好的時序性能。

從串擾控制到可製造的 PCB 設計

如果串擾裕量只存在於設計者的腦海中，就無法在製造後得到保障。必須把它轉化為設計規則、製造備註，以及已預先計入的公差預算。

將訊號完整性要求轉化為製造規則

網路類別（Net Class）可將預期的走線間距轉化為可執行的規則。若只設定單一的全域間距規則，自動佈線器便會在各處採用最小合法間隙。應為時脈線、差分對和類比網路分別建立類別，設定各自的間距規則，並讓能承受較高密度的網路承擔密集佈線。

製造備註應載明 Gerber檔案無法表達的另一半設計要求。若只要求製作一般 1.6 mm（63 mil）厚的四層板，就等於讓板廠自行決定每一層介電質的厚度。請明確列出實際進行計算時採用的條件：

• 完整的層別順序，並註明每個訊號層所使用的參考平面
• 每個受控阻抗層的目標阻抗，以及允許公差
• 計算時採用的確切疊層結構與半固化片，並註明不可替換
• 走線間距規則所依據的訊號層至參考平面距離
• 任何在 CAM 最佳化過程中不得縮小間距的網路類別

固定疊層結構，才能決定設計中的間距是否能在製造後維持。假設原本設計的訊號層至參考平面距離為 0.1 mm（4 mil），但實際壓合後變成 0.2 mm（8 mil）。

PCB 製造精度如何影響串擾性能

蝕刻不會產生與場求解器假設完全相同的形狀。蝕刻液在向下蝕除銅箔的同時也會從側面侵蝕，因此成品走線會形成頂部較窄的梯形截面。這會使阻抗與有效間隙偏離標稱值。

線寬公差會直接侵蝕預留的間距。JLCPCB 公布的走線寬度公差為 ±20%，因此 0.10 mm（4 mil）走線的成品寬度可能達到 0.12 mm（4.7 mil）。當兩條走線同時向對方變寬，原本設計為 0.20 mm（7.9 mil）的間隙，成品可能只剩 0.18 mm（7.1 mil）。

專業 PCB 製造商如何支援對串擾敏感的設計

板廠不會在你的電路板上量測串擾，因為耦合是由佈局而非其製程決定。

工程審查、DFM 與阻抗控制

自動化 DFM 分析是第一道篩選。它會將設計間距與製程最小規格比較，並標示蝕刻產線無法可靠製作的細節。這點很重要，因為即使已仔細設定 3W 間隙，如果自動佈線器在扇出區將它縮小至低於可製造的極限，這項規則仍然毫無意義。

在受控阻抗製造中，串擾控制可轉化為訂單參數。四層板及以上可提供阻抗控制，公差為 ±10%，也可要求 ±5%。免費計算器會根據實際壓合後的介電質厚度，以及各種半固化片的 Dk 值，提供符合條件的疊層結構及走線寬度。選定方案後，便可將 疊層結構 直接送交生產。

製造檢驗與電氣驗證

自動光學檢測（AOI）可協助確保走線間距符合要求。攝影機會將蝕刻後的銅箔與 Gerber 資料比較，標示線寬不足、間隙過窄，以及導體邊緣的任何缺口，讓製造拼板進入下一道工序前先確認設計間隙。

圖 6：製造公差如何回饋至具備串擾安全裕量的疊層設計

電氣測試能證明的事情與許多人想像的不同。飛針測試和治具測試只能確認每條網路是否導通，以及不同網路之間是否短路；它們無法顯示兩條隔離網路之間的耦合程度。因此，通過電氣測試並不代表串擾預算已符合要求。

PCB 串擾常見問題

結論

串擾不是電路板製成後才出現的缺陷，而是在佈設第一條走線時，幾何結構就已決定的結果。干擾線隨時間變化的電磁場，會耦合到場範圍內的其他導體。因此，真正需要關注的是耦合量有多大、出現在哪一端，以及接收器能否承受。

• 近端串擾（NEXT）： 會隨長度增加而飽和，因此主要控制方式是加大走線間距，並將參考平面移近走線。
• 遠端串擾（FEXT）： 在微帶線中會隨平行佈線長度增加，在帶狀線中則大幅降低，而減慢訊號邊沿速率也能減少串擾。

NEXT 與 FEXT 的反應不同，因此需要採用不同的佈線策略。

訊號邊沿速率不斷加快，同時電源電壓持續下降，因此每一代產品可用來吸收耦合雜訊的裕量都在縮小。JLCPCB 的免費阻抗計算器、公開的疊層資料及測試條 TDR 報告，讓每次設計修訂都能以較低成本完成這一驗證流程。