PCB 上的差分對：佈線、阻抗控制與訊號完整性的最佳實務
1 分鐘
高速數位設計越來越依賴差動對，以數 Gbps 到數十 Gbps 的速率可靠地傳輸資料。這些成對的走線攜帶大小相等但極性相反的信號，使接收器能夠抑制共模雜訊，同時保留差動信號。工程師在 USB、HDMI、PCIe 和乙太網路等介面中使用差動對，因為與單端走線相比，它們提供卓越的雜訊抗擾度並降低 EMI。
簡介：差動對在高速 PCB 中的重要性
差動信號的基本原理
差動對由兩條互補的走線（正極和負極）組成，它們以相反的極性傳播信號。接收器從正極減去負極以恢復原始資料。這種減法消除了兩條走線上同等拾取的雜訊，例如來自電源供應器波動或外部干擾的雜訊。在 PCB 術語中，關鍵參數是差動阻抗——通常為 90–100 歐姆，具體取決於標準——在整個路徑中必須保持一致以避免反射。
為何差動對在今日不可或缺
現代裝置中的資料速率急劇上升，從 USB 2.0 的 480 Mbps 到 PCIe 5.0 每通道 20 Gbps。在這些速度下，單端信號難以應對雜訊和偏移，導致位元錯誤。差動對能夠容忍更長的走線長度和更惡劣的環境，同時發射更少的 EMI。它們已成為消費性電子產品、汽車資訊娛樂系統和資料中心的標準，在這些領域中，信號完整性直接影響效能。
差動對的關鍵優勢與常見標準
相較於單端信號的優勢
差動對提供多項實際優勢。它們提供出色的共模抑制，通常比單端線路好 20–40 dB，從而降低對地彈跳和串擾的敏感度。EMI 發射量下降，因為相反的電流會抵消磁場。返回電流被限制在該對及其參考平面之間，從而最大限度地減少迴路面積。在汽車或工業系統等雜訊環境中，這些優勢可轉化為更低的位元錯誤率和更穩健的鏈路。
熱門標準與典型阻抗要求
大多數高速介面都規定了具有嚴格阻抗容差的差動對。常見範例包括：
| 標準 | 典型差動阻抗 | 資料速率範例 | 備註 |
| USB 2.0/3.0 | 90 Ω ±15% | 480 Mbps / 5 Gbps | 全速與超速 |
| HDMI 1.4/2.0 | 100 Ω ±10% | 高達 18 Gbps | TMDS 對 |
| PCIe 3.0/4.0 | 100 Ω ±10% | 每通道 8–16 GT/s | 對反射的高容差 |
| 1000BASE-T 乙太網路 | 100 Ω ±10% | 1 Gbps | 在 PCB 上模擬雙絞線 |
表 1：常見差動對標準與阻抗目標。
這些值來自介面規格，需要在製造過程中控制介電材料和走線幾何形狀。
可靠差動對的基本設計規則
阻抗控制、寬度、間距與長度匹配
差動阻抗是使用走線寬度 (W)、間距 (S)、到參考平面的高度 (H) 和介電常數 (Er) 來計算的。對於 FR-4 上典型的 100 Ω 對，寬度為 4–6 mil，間距為 5–8 mil，預浸料厚度為 4–6 mil 效果良好。Saturn PCB Toolkit 或 Altium/KiCad 內建計算器等場求解器可根據 疊構 提供精確值。蝕刻或介電材料的變化可能會使阻抗偏移 5–10%，因此在製造說明中指定容差。長度匹配將對內偏移限制為 5–15 ps（取決於上升時間）——在較長的走線上使用手風琴或鋸齒圖案，保持振幅較低（<3 倍寬度）以避免增加電感或電容。
參考平面、返回路徑與層選擇
連續的參考平面（最好是接地）緊鄰該對對於穩定的阻抗和低電感返回至關重要。分割平面會迫使返回電流繞道，產生共模雜訊。在多層設計中，優先選擇內層以屏蔽外部干擾，但請確保疊構對稱以控制層壓過程中的翹曲。對於高層數電路板，交替排列信號層和平面層以提供多個參考。每 5–10 毫米在該對周圍的縫合通孔將各層的平面連接在一起。
先進的佈線技術與信號完整性實踐
耦合策略、通孔處理與串擾降低
緊耦合（S ≈ W）可最大化共模抑制但會降低阻抗；鬆耦合可提高阻抗以便更容易匹配。以恒定間距佈線該對，並避免急轉彎——使用 45 度角或大於 3 倍寬度的圓弧半徑。對於通孔，通過背鑽或使用盲埋孔來最小化殘樁；對稱放置該對的通孔，並用接地通孔（每對 4–6 個）包圍以保持屏蔽。將該對與干擾源保持至少 5H（到平面的高度）的距離，以將遠端串擾限制在 -40 dB 以下
模擬工具與製造考量
HyperLynx 或 SIwave 用於佈局前後模擬，可及早揭示眼圖閉合或反射。TDR 測試可驗證阻抗連續性。銅箔粗糙度（首選低剖面箔）、阻焊層厚度和蝕刻均勻性等因素會影響損耗和偏移。受控流程可實現 ±8–10% 的阻抗精度，面板上帶有測試優惠券以供驗證。DFM 規則包括避免緊密間距中的酸陷阱，以及確保鑽孔到銅的最小間隙以實現可靠的電鍍。
差動對設計中的常見挑戰及其解決方法
阻抗不連續、偏移與 EMI 問題
彎曲、連接器或層變化會造成阻抗下降，導致反射並降低眼圖開度。過度的對內偏移會將差動訊號轉換為共模，增加 EMI。解決方案包括過渡處的漸變錐度、嚴格的長度公差（>5 Gbps 時 <0.1 mm）以及使用接地銅箔或通孔進行屏蔽。
專業製造在解決公差問題中的作用
蝕刻變化和介電不一致會使阻抗偏移 10–15%。專業製造商使用雷射直接成像進行精確圖案化、控制預浸料流動以及阻抗優惠券測試，以達到 ±5–10% 的精度。他們還優化疊構以使用低損耗材料，並就通孔結構或間距可行性的早期 DFM 回饋。
結論
當資料速率超過 1 Gbps、雜訊容限收緊或需要符合 EMI 規範時——在 USB-C、PCIe 和高解析度視訊等現代介面中很常見——差動對至關重要。正確的實施可確保開眼圖、低 BER 和認證通過。
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常見問題：關於差動對的常見問題
Q1：差動訊號和單端訊號的主要區別是什麼？
A：差動使用兩條互補的走線來抵消共模雜訊，與依賴單一走線和接地參考的單端相比，提供更好的抗擾度（20–40 dB）和更低的 EMI。
Q2：差動對的長度匹配應該多嚴格？
A：將對內偏移保持在 5–15 ps 以下（或 >5 Gbps 訊號時 <0.1 mm）以防止時序錯誤和模式轉換——在較長的走線上使用蛇形佈線。
Q3：為什麼堅實的參考平面對於差動對至關重要？
A：它確保一致的阻抗、低電感返回路徑和屏蔽；平面分割會迫使電流繞道，產生雜訊和不連續性。
Q4：我可以在外層佈線差動對嗎？
A：可以，但並不理想——內層提供更好的屏蔽和阻抗穩定性；外層會增加對外部雜訊的敏感度，並需要額外的保護。
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