高速 PCB 佈局基礎

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PCB 設計中的串擾：成因、類型及降低方法

重點摘要 串擾由邊沿開始：變化中的干擾源電壓及電流會產生電場和磁場，將能量耦合到鄰近的受擾線。 邊沿速率比單獨的時鐘頻率更重要。即使是速率一般的匯流排，只要 I/O 邊沿足夠快，也可能產生嚴重耦合問題。 增加間距，以及縮小訊號至參考平面的距離，通常可帶來最乾淨的佈局改善，但最終結果取決於完整的 PCB 橫截面。 NEXT 與 FEXT 的變化方式並不相同。經過足夠的耦合延遲後，NEXT 會達到由幾何形狀決定的平台；FEXT 除了取決於耦合長度，還取決於模態速度不匹配。 請將 3W、5W、3H 及按波長設定的過孔間距視為起始經驗法則。關鍵網絡應使用場求解器、耦合傳輸線模型或實際測量進行驗證。 引言 記憶體介面可能通過短時間的工作台測試，卻在滿載流量、溫度或電壓極限下間歇性失效。邏輯本身正確，但某條數據線從鄰近線路接收到足以侵蝕接收器裕量的噪聲。這就是 PCB 設計中的典型串擾問題：電路板幾何形狀已經成為電路的一部分。 密集數碼電路板很容易出現串擾，因為相鄰導體共用電場和磁場。更快的 I/O 邊沿會增加耦合瞬態，即使時鐘或數據重複率看似不高。走線間距、平行長度、驅動器阻抗、端接、參考平面及層疊結構，都......

Oct 20, 2026

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PCB 設計中的過孔縫合：完整指南

重點摘要 過孔縫合利用重複排列的鍍通孔，將不同層的同網絡銅箔（最常見是接地）連接，降低區域之間的高頻阻抗。 在訊號換層位置旁放置接地過孔，可為回流電流提供短而就近的路徑，並有助限制過孔周圍的電場。 沿電路板邊緣及射頻腔體設置過孔圍欄可抑制邊緣輻射，但隔離效果取決於幾何尺寸與頻率，沒有通用的 dB 數值。 保守起點是把縫合間距維持在板內波長的二十分之一或更小，再按高要求射頻及 EMC 結構進一步收窄。 縫合可配合完整的疊層設計及機械屏蔽，但不能取代兩者。 引言 原型板從實驗室取回後，工作台上測試一切正常，卻未能通過輻射發射測試；又或者高速走線經單一過孔換層後，眼圖在沒有明顯原因下閉合；亦可能是一大片只在一點連接的整齊地平面，在幾百 MHz 以上竟處處呈現不同電壓。這些都是參考結構問題。過孔縫合正是處理這些問題的佈局技術：以鍍通孔排列成行或網格，把不同層的同網絡銅區連接，讓高頻電流看到一塊連續金屬，而不是數塊鬆散相連的金屬。 縫合使用標準鍍通孔，不需額外元件，成本低廉，但只有在物理條件配合時才有效。本指南說明縫合過孔對接地及回流路徑的實際作用、它在哪些情況下有助 EMI、間距需要多緊，以及如何高效放置......

Oct 16, 2026

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DDR5 PCB 佈局指南：設計規則與最佳實務

重點摘要 DDR5 對佈局要求更高：1.1V 電源軌及最高 8800 MT/s 的資料速率，令容錯空間遠低於 DDR4。 DQ／CA 單端訊號通常以約 40–45 Ω 為目標，CLK／DQS 差分訊號約 80 Ω；確切數值應依照供應商指南，並在每個過孔及連接器位置維持一致。 每個位元組通道內的 DQ 與 DQS 長度應控制在約 5 mil 以內，DDR5 訊號絕不可跨越參考平面的間隙。 應預先規劃 8 至 12 層，讓每個訊號層旁都有專用接地參考層，而不是開始佈線後才補救。 DIMM 內置 PMIC 將部分電源完整性工作移至記憶體模組，但主機板 PDN 仍需要自己的阻抗預算。 引言 DDR5 設計可能通過模擬，出貨後卻間歇性失效。原理圖看不出問題，零件選擇正確，針腳也符合資料表，但電路板仍無法在全速下保持穩定鏈路。 這通常是佈局問題，而不是元件問題。DDR5 在最初的 JEDEC 版本中已將資料速率提升至 6400 MT/s，後來更擴展至 8800 MT/s。（JEDEC：JEDEC 更新 JESD79-5C DDR5 SDRAM 標準）同時，核心電壓由 DDR4 的 1.2V 降至 1.1V。更......

Oct 16, 2026

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解讀 SFP 針腳配置：PCB 佈局與設計指南

重點摘要 SFP 針腳排列採用標準 20 針邊緣連接器，設有電源、接地、差分資料對及 I2C 控制訊號專用針腳。 Tx 與 Rx 差分對承載高速光訊號或銅纜訊號，整段佈線都需要保持 100 Ω 差分阻抗。 低速控制針腳（TX_FAULT、TX_DISABLE、MOD_ABS、LOS、Rate Select／RS1）採用標準單端佈線，無需阻抗匹配。 將 SFP 籠架靠近電路板邊緣、把高速差分對佈置在內層，並保持連續參考平面，是核心佈局規則。 SFP+ 與 SFP28 和 SFP 共用相同的 20 針機械焊盤尺寸，但資料速率更高，因此佈局容差更嚴格。 引言 選錯 SFP 模組焊盤尺寸，或在原理圖中接錯 SFP 針腳，是光纖鏈路無法正常工作的常見原因。有時收發器完全不會初始化；有時在工作台上可以正常建立鏈路，但流量一增加便出現位元錯誤，最後往往可追溯到差分對走線錯誤，或控制針腳缺少上拉電阻。 了解 SFP 針腳排列非常重要，因為 SFP 連接器將電源、接地、高速資料及低速控制訊號集中在單一 20 針邊緣介面中。PCB 佈局工程師必須知道哪些針腳承載每秒數十億位元的資料，哪些針腳只是切換狀態旗標，因為兩者......

Oct 16, 2026

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高速乙太網路PHY層PCB佈局實務：RMII／RGMII時序、差分走線與變壓器隔離設計

乙太網路在嵌入式設備、工業IoT和伺服器平台上幾乎是標配介面。從10/100Mbps到Gigabit，速率提升的同時，實體層的設計約束也跟著變嚴。實際除錯中最頭疼的一類問題是：常溫短線纜下一切正常，到了高溫機房、長距離佈線或者電磁環境複雜的現場，就開始隨機掉包、鏈路反覆up/down，甚至完全連不上。這類問題多數不是協定堆疊或驅動的鍋，而是PCB實體層佈局留下的隱患。 以下從MAC-PHY數位介面時序、MDI差分走線、網路變壓器與RJ45隔離佈局三個層面，整理Gigabit乙太網路PHY電路的佈局要點。 一、MAC與PHY之間的數位介面：RMII與RGMII的時序約束 MAC和PHY之間的數位介面，隨速率不同分為RMII（100Mbps）和RGMII（1Gbps）。速率越高，對走線等長和時序裕度的要求越苛刻。 RMII介面佈局要點 RMII把傳統MII的信號線數精簡，用50MHz參考時脈實現100Mbps雙向傳輸。50MHz的Ref_Clk是整個介面的時序基準，這條走線要當高頻信號對待：儘量短、少打過孔，下方保持完整地平面，不能跨電源分割縫。Ref_Clk如果走線過長或跨越平面縫隙，時脈邊沿會劣化......

Aug 26, 2026

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CAN-FD實體層PCB佈局設計要點：從差分走線到防護電路的工程細節

車載電控、工業自動化設備逐漸把CAN-FD列為主幹通信標準。相較於傳統CAN最高1Mbps的仲裁段速率，CAN-FD資料段可達5Mbps甚至8Mbps，單幀負載也從8位元組擴充到64位元組，大資料量突發傳輸的場景確實受益明顯。 但速率上去之後，訊號上升沿被壓到幾奈秒等級，PCB走線上任何一處寄生電感、阻抗不連續，或是外部電磁干擾耦合，都會直接反映在匯流排波形上。實際除錯過程中最常遇到的狀況是：協定堆疊設定、鮑率計算都確認過，板子回來之後卻隨機出現錯誤幀，個別節點不定時進入Bus-Off狀態。多數情況下問題不在軟體，而是PCB實體層佈局留下的隱患。以下從硬體設計角度，整理CAN-FD佈局需要把關的幾個關鍵環節。 一、CANH/CANL差分走線的阻抗與耦合控制 車端或設備外部走的是雙絞線，特性阻抗120Ω。訊號進入PCB板內之後，CANH與CANL的走線品質決定了板內段的共模抑制能力，也影響整個鏈路的訊號完整性。 差分阻抗必須對齊120Ω 板內CANH、CANL走線同樣要按差分120Ω設計。如果板內段阻抗和電纜段不匹配，連接器介面處就會形成阻抗斷點，高速訊號在該位置產生反射，示波器上可以看到明顯的振鈴......

Aug 26, 2026

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DDR5佈線實務：疊層、等長與訊號完整性

從DDR4 3200MT/s一路漲到現在的4800MT/s，高階平台直接衝8400MT/s以上，這早就不是拉線、做等長就可以實現的數位電路，完全需要依照高頻微波的邏輯。 DDR5架構改動非常明確：工作電壓到1.1V，PMIC從主板挪到DIMM條，原單通道64-bit拆成兩個獨立32-bit子通道，且全數加On-Die ECC。但速率提高之後，訊號眼圖的高、寬都被嚴重限制，容易導致眼圖關閉、無法開機。要穩定較高的速率，只能從疊層開始完善打磨，結合電磁模擬把每段佈線的影響降到最低。 一、疊層與阻抗：基礎打不好後面全白搭 高頻訊號的品質，核心看迴流路徑完不完整。規劃疊層的時候，第一件事就是確保DQ、DQS、CK、CA這些高速線，全程都有連續的參考平面。 1疊層佈局的兩個硬原則 1）優先走內層帶狀線：關鍵的數據、選通訊號儘量塞內層，上下都夾地平面。無論是EMI控制還是抗外界干擾，都比外層強一個檔次，速率越高差距越明顯。 2）堅決不跨平面分割：電源層的分割縫，一根高速線都禁止跨過。假若必須換層，訊號過孔旁25mil以內一定要補地縫合過孔，不然阻抗直接跳變，反射嚴重。 2阻抗公差必須收緊 DDR5驅動強度比前......

Aug 26, 2026

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RF PCB 佈局：常見設計錯誤與實用準則

重點摘要 阻抗控制不可妥協：所有轉接結構，包括導通孔、連接器轉接及走線彎角，都必須維持一致的 50 Ω 阻抗，以避免反射及訊號損耗。 迴流路徑完整性決定 RF 設計成敗：RF 走線絕不可跨越接地平面的分割或槽孔。每次換層時，都應以接地縫合導通孔提供連續迴流路徑。 功能分區可避免干擾：將 RF 前端電路與數位邏輯及電源管理區實體分隔，避免諧波與切換雜訊進入接收頻帶。 高頻下的導通孔設計非常重要：使用背鑽或微孔消除導通孔殘段，訊號導通孔旁也應搭配接地縫合導通孔，在換層期間維持 50 Ω 阻抗。 材料選擇會限制效能：頻率高於 2 GHz 時，FR-4 的介電損耗會降低訊號品質。若要實現控制阻抗及低損耗，應使用 Rogers RO4350B 或 Megtron 6 等 RF 級板材。 射頻印刷電路板設計是一門由物理定律決定規則的專業。在 RF PCB 佈局中，每一個銅箔特徵都是傳輸線，不只負責傳遞訊號，也會依本身的實體幾何形狀改變訊號。 頻率達到 GHz 等級時，訊號遵循的是波傳播定律，而不只是克希荷夫定律。多年數位設計所建立的某些「最佳實務」，反而可能在不易察覺的情況下破壞 RF 系統效能。 5G NR......

Jul 16, 2026

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微帶線與帶狀線：佈局差異與使用時機

RF（射頻）PCB 設計是工程與藝術的交會點。在 RF 設計師的工具箱中，微帶線與帶狀線傳輸線是無名英雄，它們確保訊號在 PCB 上無縫傳輸，不受干擾、損耗或阻抗不匹配影響。但這兩種傳輸線究竟是什麼？又該如何選擇？讓我們深入探討，若想進一步了解 PCB，請參閱我們詳細的 PCB 製造部落格。 什麼是微帶線與帶狀線傳輸線？ 微帶線傳輸線： 微帶線是位於 PCB 表面的導電走線，下方有接地層，中間夾著介電材料（PCB 基板）。走線頂部暴露在空氣中，其電磁場行為如下： 場域部分在基板中傳播，部分在空氣中傳播。 這形成混合介電介質，賦予微帶線獨特特性。 帶狀線傳輸線： 相較之下，帶狀線是埋藏在 PCB 內兩個接地層之間的導體，完全被介電材料包圍。其電磁場行為如下： 場域完全侷限在介電材料內。 這種遮蔽使其對外部雜訊更具免疫力。 為何這些傳輸線在 RF 設計中如此重要？ 在 RF 設計中，每一毫米都至關重要。微帶線與帶狀線等傳輸線可確保： 1. 訊號完整性：防止長走線上的訊號失真。 2. 阻抗匹配：維持一致阻抗（如 50 Ω 或 75 Ω）以達到最大功率傳輸。 3. 雜訊抑制： 控制輻射與對外部 EMI 的......

Jan 05, 2026

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PCB 佈局中的訊號完整性基礎

在PCB 設計的世界裡，訊號完整性對於確保電子訊號可靠且準確地傳輸扮演著關鍵角色。對於投身 PCB 設計的電子愛好者、業餘玩家、工程師、學生與專業人士而言，掌握訊號完整性的基礎知識至關重要。本文將深入探討訊號完整性的核心概念，並說明它們如何影響 PCB 佈局。遵循最佳實務，您就能最佳化訊號完整性，並提升整體電子系統的效能。 什麼是訊號完整性？ 訊號完整性指的是在整個傳輸路徑中維持訊號品質與完整性的能力，包含阻抗匹配、降低雜訊，以及最小化反射與串擾等訊號失真。透過維持訊號完整性，我們能實現可靠的資料傳輸、減少錯誤，並最大化系統效能。 阻抗匹配： 阻抗匹配在訊號完整性中扮演關鍵角色，可確保傳輸線的阻抗與驅動器及接收器電路的阻抗相符。正確的阻抗匹配能最小化訊號反射並最大化功率傳輸，進而達到最佳訊號完整性；其做法係依據 PCB 的基材與疊構來設定走線寬度與間距。採用受控阻抗走線與慎選元件等技術，皆有助於成功實現阻抗匹配。 傳輸線考量： 在高速設計中，訊號通常被視為傳輸線而非單純的電氣連接。傳輸線需要仔細考量走線寬度、間距與介電材料等特性。遵循特定準則，例如維持受控阻抗、最小化線長差異，以及正確地終端傳輸線......

Jan 05, 2026

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IC 電路板設計：PCB 佈局技術指南

為什麼 PCB 佈線 對 IC 板設計如此重要？PCB 佈線是將理論優雅的 線路圖 轉化為可 可靠運作且可製造的硬體 的關鍵時刻。對於任何搭載複雜 積體電路（IC） 的複雜電路板，例如 微控制器、像 FPGA 這樣的加速器，或敏感的 RF 收發器，我們不僅僅是將一個點連接到另一個點。PCB 佈線是一項工程專業，對 PCB 和積體電路系統的效能、訊號完整性和整體熱穩定性有巨大影響。這是學習任何 IC 板設計成功的基本 PCB 佈線指南和 PCB 設計最佳實踐的終極指南。 IC 板的演進 IC 板的歷史是一段持續微型化的故事。早期的 PCB 是簡單的 單層 設計，用於容納間距寬鬆的大型通孔元件。佈線是一個相對簡單的二維拼圖。然而，隨著 IC 從簡單的邏輯閘演變為具有數百個引腳的球柵陣列（BGA）封裝的 系統單晶片（SoC），設計 PCB 的複雜性呈爆炸性增長。這種轉變將佈線設計師的角色從製圖員轉變為必須掌握高頻電子物理學的多學科工程師。 現代電路板設計工作 在當今的環境中，最重要的 電路板設計工作 需要強健的多專業技能組合。負責 複雜 IC 板 的佈線工程師將是以下領域的專家： ● 訊號完整性（SI）......

Jan 02, 2026