利用 PCB 傳輸線實現可靠的高速效能

你是否曾經追查一片所有 DRC 都通過的電路板，卻發現原型板的時脈線出現振鈴，或眼圖看起來更像模糊污漬，而不是乾淨開口？在高速設計中，銅箔走線不只是單純連接。它們是 PCB 傳輸線，而破壞訊號完整性最簡單的方法，就是把這些線當成普通導線處理。當訊號上升時間短到讓走線長度成為波長中相當大的比例時，該走線的每一個細節都會產生影響。訊號是乾淨還是失真，取決於線寬、到參考平面的距離、介電材料，甚至是轉角如何處理。

在 USB 3.0、PCIe 與 DDR4 等介面中，只要走線長度達到幾公分，就可能進入這個臨界範圍。本文將介紹 PCB 傳輸線的概念、實際設計中最重要的類型、取得受控阻抗的關鍵技術，以及會把良好設計轉化為高品質產品的製造議題。

什麼是 PCB 傳輸線？為什麼它很重要？

理解高速與 RF 設計中的傳輸線

PCB 設計中的傳輸線，是指任何一條其電氣特性主要由分布電感與分布電容決定，而不是單純由 DC 電阻決定的銅箔走線。當走線長度超過訊號波長約十分之一時，它就會變成傳輸線；此時電壓與電流會以電磁波形式，在走線幾何結構與周圍介電材料中傳播。

特性阻抗取決於走線寬度、銅厚、基板介電常數（Dk），以及到參考接地平面的距離。對標準 FR4（Dk 4.2 至 4.7）而言，若走線寬度為 8 至 12 mil，微帶線可用來取得 50 歐姆傳輸線阻抗。50 歐姆標準是多數 RF 元件、連接器與介面標準的基礎。

它們可解決的常見訊號完整性問題

當傳輸線沒有正確設計時，會出現一組可預期的問題：

• 反射會在訊號路徑中任何阻抗改變處發生。走線變寬、跨越接地平面缺口，或連接到不匹配的負載時，都會造成振鈴與過衝，進而引發誤觸發。
• 串擾是相鄰走線之間不希望出現的交互影響。過於接近且平行的走線，會在鄰近訊號上造成近端串擾（NEXT）與遠端串擾（FEXT）。
• 衰減：訊號會因導體電阻與介電吸收而逐步損失。在更高頻率下（高於 1 GHz），介電損耗可能成為主要因素，因此材料選擇非常重要。

PCB 傳輸線的主要類型

微帶線、帶狀線與共面波導選項

PCB 設計中有三種基本傳輸線幾何結構。微帶線最常見，由外層走線搭配相鄰內層接地平面組成。訊號會穿過基板與空氣的混合介質傳播，因此在 FR4 上的有效 Dk 約為 3.3 至 3.8，傳播延遲約為 6 ps/mm。

帶狀線是嵌入兩個接地平面之間的內層走線。由於完全被介電材料包覆，它能提供更好的 EMI 屏蔽與更一致的阻抗；在 FR4 上的傳播延遲約為 7 ps/mm。它至少需要 4 層板。

共面波導（CPW）會將接地導體放在與訊號走線相同的層上，並位於訊號線兩側。接地共面波導（GCPW）則會再加入下方接地平面。CPW 常用於 RF 與毫米波設計，因為它具備優異阻抗控制，並且方便元件整合，不一定需要接地導通孔。

如何為你的應用選擇正確類型

應選擇哪一種傳輸線類型，取決於頻率範圍、EMI 考量，以及可接受的板層數預算：

• 一般高速數位訊號（USB、PCIe、HDMI）：預設可使用微帶線。它容易設計、容易檢查，也可搭配多數 PCB 傳輸線阻抗計算工具使用。
• 高速匯流排（DDR4/5、多通道 PCIe）：帶狀線可為緊密排列的差分對提供更好的串擾隔離。
• RF 與微波（高於 6 GHz）：GCPW 在毫米波頻率下具備較低輻射損耗與更好的阻抗控制。
• 混合訊號板：敏感類比訊號可使用帶狀線，較不敏感的數位介面則可使用微帶線。

許多設計會在同一片板上混合使用多種結構。例如 6 層 PCB 可在內層使用 DDR4 帶狀線，並在外層使用 USB 微帶線。

最佳化傳輸線的關鍵設計技巧

阻抗計算與 50 歐姆線路設計

對微帶線而言，特性阻抗可用以下公式近似：

Z0 = (87 / sqrt(Er + 1.41)) x ln(5.98 x H / (0.8 x W + T))

其中 Er 是介電常數，H 是到接地平面的介電層高度，W 是走線寬度，T 是銅厚。若使用 FR4（Er = 4.4）、1 oz 銅厚、8 mil 介電層高度，50 歐姆微帶線所需寬度約為 14.5 mil。若使用 Rogers RO4003C（Er = 3.38），所需寬度約為 18 mil。

最後，設計時應使用 PCB 傳輸線阻抗計算工具。EasyEDA、Altium 與 Saturn PCB Toolkit 等工具會考量蝕刻輪廓與頻率相關材料特性，這些因素通常不會包含在簡化公式中。對差分對而言，USB 3.0 目標為 90 歐姆，PCIe 目標為 100 歐姆，DDR 目標為 100 歐姆，LVDS 目標為 100 歐姆。

佈線規則、轉角最佳化與接地平面策略

一旦定義好走線寬度，佈線執行品質就會決定阻抗是否能持續受控。

請維持連續參考平面。回流電流會沿著訊號走線正下方的最低阻抗路徑流動。切勿讓高速訊號跨越平面分割、槽孔或空洞。這是最重要的一條規則。

最佳化轉角，避免阻抗不連續：

1. 標準高速數位設計可使用 45 度斜切彎角。

2. 10 GHz 以上 RF 設計，請使用半徑至少為走線寬度 3 倍的圓弧彎角。

3. 避免 90 度轉角，因為它會在高頻下形成電容性不連續。

盡量減少導通孔換層。每個導通孔都會引入寄生電感。每個訊號導通孔旁邊都應放置接地縫合導通孔，以提供低電感回流路徑。對差分對而言，應在訊號導通孔對兩側都放置接地導通孔。

使用 3W 間距規則：相鄰走線之間至少保留走線寬度 3 倍的距離，以確保串擾大約低於 -40 dB。對差分對而言，應匹配同對線長；需要蛇形補償時，應使用寬鬆蛇形，而不是緊密手風琴式繞線。

高性能傳輸線的製造考量

精準蝕刻、銅箔輪廓控制與層間對位

你的設計幾何形狀必須在製造過程中被忠實重現，因為即使是微小變動，也會直接影響實際阻抗。走線寬度精度由蝕刻決定。化學蝕刻會同時在橫向與垂直方向移除銅（側蝕），形成梯形截面。一般側蝕會使每側寬度減少 0.5 至 1.5 mil。製造商會透過預先加寬底片圖形來補償，並依不同銅厚校準補償值。

高於 3 GHz 時，銅表面粗糙度會變得重要。集膚效應會讓電流侷限在導體表面，而粗糙表面會增加損耗。標準銅箔粗糙度約為 1 至 2 微米；低粗糙度銅箔則約為 0.3 至 0.5 微米，在 10 GHz 下可降低約 0.5 至 1.0 dB/inch 損耗。層間對位精度約為 ±2 至 ±3 mil，會使走線相對接地平面偏移，進而改變介電層高度與阻抗。

確保量產中的阻抗一致性

製造商會在每個生產 panel 上加入阻抗測試 coupon，並使用時域反射儀（TDR）量測，以確認測試走線上各位置的阻抗。若要達到嚴格公差，需要做到以下控制：

1. 壓合期間將介電層厚度控制在 ±0.5 mil 內。

2. 透過蝕刻補償，將走線寬度維持在 ±0.5 mil 內。

3. 確保整個 panel 上銅電鍍厚度一致。

4. 維持穩定壓合曲線，以取得均勻介電常數。

5. 定期進行 TDR 校準與 coupon 驗證。

JLCPCB 在高速傳輸線 PCB 上的專業能力

用於精準阻抗與低損耗的先進製造能力

當你的設計需要受控阻抗時，製造商就非常重要。JLCPCB 的製程從精準疊構管理開始，使用特性明確的材料，例如 Shengyi S1000-2M 與 NP-155F。對更高頻率應用，亦支援 Rogers、PTFE 與混合疊構，並在阻抗工具中建立每種材料的 Dk 資料。每一筆受控阻抗訂單都會使用同一個生產 panel 上的 TDR coupon 測試進行驗證，目標公差為 ±10%，並可提供更嚴格選項。

整合式 DFM 支援與高頻製造能力

JLCPCB 的 DFM 審查會在製造前找出與傳輸線相關的問題，包括：

• 在所選銅厚下，走線寬度過窄而不利於可靠蝕刻。
• 介電層高度無法達成指定阻抗。
• 導通孔位置造成阻抗不連續。
• 接地平面空洞破壞回流電流路徑。

對使用 EasyEDA 的工程師而言，疊構編輯器與阻抗計算工具會直接對應到 JLCPCB 的材料與製程能力。你在設計階段計算出的阻抗值，會與生產結果相互對應。進階功能包含內外層受控阻抗、環氧樹脂填孔的焊墊內導通孔，以及 GCPW 結構所需的板邊鍍銅接地連接。

從原型到量產皆可靠生產

JLCPCB 從原型到量產都維持相同製程參數。原型板使用的疊構、蝕刻補償與壓合曲線，都會延續到量產批次，確保訊號完整性一致。PCB 起價低至 $2 美元，交期最快 1 至 2 天，因此你可以快速迭代阻抗敏感設計，透過 TDR 量測驗證，並更有信心地擴展到量產。

PCB 傳輸線常見問題