如何掌握高速設計的 PCB 阻抗測試

阻抗測試可能決定 USB 3.0 連接是否能夠可靠運作，或是在實際使用時失效。你的佈局工具可能預測為 50 Ω，但製造過程會改變實際幾何形狀。蝕刻會令走線形成略帶梯形的截面；電介質厚度會有差異，而阻焊層也可能令最終阻抗發生偏移。

圖 1：以 TDR 取樣示波器探測阻抗

基本概念很簡單：快速訊號邊沿會直接回應其前方的走線幾何形狀。改變走線寬度、電介質高度或材料，邊沿所看到的阻抗便會不同。任何不匹配都會反射部分訊號。阻抗測試的原理，是向走線施加快速電氣階躍，然後量度由此產生的反射。本指南將說明時域反射測試（TDR）的工作方式、阻抗 coupon 的設計及校準方法，以及哪些製造差異可能令 50 Ω 走線超出容差。

PCB 阻抗控制及測試簡介

阻抗控制是你在設計中指定的目標；阻抗測試則確認製成的電路板是否真正符合該目標。兩者經常被混淆，但這個差別決定了阻抗問題會在組裝前還是組裝後才被發現。

甚麼是 PCB 阻抗測試？為甚麼至關重要？

PCB 阻抗測試會量度製成走線的特性阻抗。這是快速訊號邊沿沿銅走線傳播時所看到的電壓與電流比值。阻抗取決於走線幾何形狀及材料，而不是走線長度。測試十分重要，因為阻抗是在軟件中設計，但實際上是由製造工藝建立。蝕刻、電介質厚度及材料差異，都可能令最終阻抗偏離目標值。

例如，連接到 50 Ω 訊號源的 60 Ω 走線，會反射約 9% 的訊號。這些反射可能造成過衝、振鈴及時序抖動。因此，阻抗測試是受控阻抗 PCB 設計的驗證步驟。電阻測試會檢查走線是否電氣連通；阻抗測試則檢查高速訊號能否在其中乾淨地傳輸。

常見應用：高速及 RF 電路

當訊號邊沿速度足以令走線表現得像傳輸線時，便需要進行阻抗測試。觸發條件是邊沿速率，而不是時鐘頻率；例如，25 MHz 時鐘若具有 500 ps 邊沿，便已攜帶接近 700 MHz 的能量。

圖 2：顯示阻抗變數的微帶線及帶狀線截面

當上升時間短於走線傳播延遲約兩倍時，反射便會開始造成影響。需要進行阻抗控制的介面，早已存在於你的口袋及桌面設備中。

阻抗計算及量測的必要方法

計算可在製造前預測所需的幾何尺寸，量測則驗證製造商實際製作的結果。兩者都不可或缺，因為軟件無法完美反映每一項製造差異。

影響阻抗計算的主要因素

阻抗計算歸結於四個物理變數，以及設計師經常忽略的一項因素。前四項都與幾何形狀及材料有關，而每個求解器都會要求輸入相同的資料：

• 走線寬度：走線越寬，與下方平面的耦合越強，阻抗便越低。
• 銅厚：較厚的銅會增加走線邊緣的電容，使阻抗值略為降低。
• 電介質高度：走線至參考平面的距離，是影響最強的變數。
• 介電常數（Dk）：介於兩者之間的材料儲存能量的能力；Dk 越高，阻抗越低。

IPC-2141 微帶線近似公式清楚展示了這些關係。電介質越厚，阻抗越高；走線越寬或 Dk 越高，阻抗越低。這三個方向值得記住，因為當電路板製成後超出範圍時，你便知道應該往哪個方向調整。

阻焊層經常被忽略。它的 Dk 遠高於空氣，因此通常會令微帶線阻抗降低約 1–3 Ω。帶狀線大多不受影響，因為它本身已埋在電介質中。FR-4 的 Dk 也會隨頻率及半固化片玻璃布類型而變化，因此應以製造商疊層資料提供的確切數值為準。

該欄的數值差異，正好說明為甚麼必須列明半固化片類型。這就是高速電路板的 層疊設計 必須指定精確玻璃布類型，而不能只寫「FR-4」的原因。

如何使用時域反射測試（TDR）測試阻抗

時域反射測試會將快速電壓階躍送入走線一端，並觀察回波。TDR 取樣示波器內的階躍產生器會產生約 20–35 ps 的邊沿，因為只有如此快速的邊沿才能分辨短距離的不連續點。反射電壓與原始階躍電壓的比值，就是反射係數。

根據反射係數，TDR 會計算阻抗：

Z = Z₀ × (1 + Γ) / (1 − Γ)

其中 Z₀ 是 50 Ω 參考值，Γ 是反射係數。正反射表示阻抗較高；負反射表示阻抗較低。

Coupon 測試與電路板上測試的比較

測試 coupon 是製作在面板邊框上的小段銅走線。它在每個受控阻抗層上都設有專用走線，並與你的電路板在同一鍍槽中蝕刻及電鍍，因此電路板銅層經歷的變化，coupon 也會經歷。製造商會測試 coupon，因為它可為量測而設計：使用長而筆直的走線、較寬裕的探針焊盤、沒有元件，並為每條線設定單一受控幾何形狀。將 coupon 從面板切下不會損壞任何電路板；相反，在成品板上探測可能會刮傷你需要使用的焊盤。

電路板上測試是可行的，但每個步驟都會增加困難。生產走線通常很短，需要轉角、穿過過孔，周圍也有其他銅箔。因此，TDR 看到的是繁雜的走線，而不是乾淨的傳輸線。

最後兩行有助於作出判斷。使用 coupon 證明製造商達到指定數值；只有在特定連接已出現異常時，才使用電路板上探測。

執行精確 PCB 阻抗測試的實際步驟

準備測試設置及校準

Polar Instruments CITS 系列等系統可自動完成大部分流程，但基本步驟仍然相同。請按順序執行，因為每一步都會消除可能影響下一步的誤差。

圖 3：阻抗 coupon 的 TDR 校準及探針連接

1. 讓儀器在指定時間內預熱，通常為 20–30 分鐘，因為取樣頭達到熱平衡前，階躍振幅會漂移。
2. 使用已知標準校準垂直軸，通常包括精密 50 Ω 空氣線，以及開路和短路標準件。
3. 設定水平視窗，使連接區及完整 coupon 走線都可見；否則無法分辨是連接不良還是走線不良。
4. 以一致壓力將探針放在潔淨焊盤上，因為帶有額外電感的連接會在波形起點顯示尖峰。
5. 在相信偏高讀數之前，確認 coupon 下方的參考平面完整無缺，因為平面缺口會大幅提高阻抗。

探針連接品質是整個程序中最容易控制、也最主要的誤差來源。接觸不良會增加串聯電感，在時間零點顯示為正尖峰。如果量測視窗開始得太早，便會把尖峰平均到結果中，導致誤判並拒收良好電路板。

分析 TDR 曲線及阻抗容差

健康的 TDR 波形有三個區域，但只有中間區域用於量測。第一個是連接區，探針接觸及焊盤幾何形狀會干擾訊號，因此會被忽略。最後是遠端區域，視乎 coupon 終端方式，走線會向開路或短路狀態上升或下降。中間平坦的平台才是有用區域。量測視窗會放在遠離兩端的位置，通常涵蓋走線長度約 30% 至 70%，並取該區段的平均阻抗作為報告值。

圖 4：顯示連接區及量測視窗的 TDR 波形

業界標準容差為正負 10%，因此 50 Ω 目標值的合格範圍是 45–55 Ω。同理，100 Ω 差分線對的合格範圍是 90–110 Ω。

克服常見 PCB 阻抗測試失敗原因

材料及蝕刻差異

銅箔不會像簡單場模型假設般蝕刻成完美矩形。蝕刻液也會從走線兩側侵蝕銅箔，形成上窄下寬的梯形截面。對於 1 oz 銅厚，這種側蝕可能令有效走線寬度減少數十微米。走線變窄後，與參考平面的電容會減少，因此阻抗上升——在薄微帶線上有時會增加數歐姆。

外層銅厚是另一項變數。標稱 1 oz 外層會在電鍍過程中增加額外銅厚。較厚銅箔通常會略微降低阻抗，而較大的側蝕則會令阻抗上升，因此兩種效應可能部分抵消。這就是為甚麼製造商要根據實際工藝資料調整走線寬度，而不能只依靠公式。由於噴淋覆蓋及銅密度不可能在整塊生產面板上完全均勻，蝕刻結果也會有所差異。因此，阻抗 coupon 會放置在面板不同位置，以揭示這些差異。

疊層及介電常數誤差

半固化片不會保持資料表上印刷的厚度。在層壓過程中，樹脂會在熱力及壓力作用下流入銅箔表面起伏。壓合後的電介質高度取決於相鄰層有多少銅箔。一條位於大部分為空的平面區域上方的訊號線，其高度可能與位於高密度銅區域上方的同一條線不同。由於電介質高度增加會令阻抗上升，同一網絡在同一電路板的兩個位置也可能量得不同結果。

圖 5：設計與製成走線幾何形狀的比較

Dk 誤差是問題的另一半，而且通常源於溝通失誤，而非製程失誤。假設求解器使用一般 Dk 4.5，而製造商壓合的是 Dk 3.91 的 1080 半固化片，電場儲存的能量便會比模型預測少，因此實測阻抗會偏高。這就是為甚麼計算時應使用製造商公布的疊層資料，而不是元件庫預設值。也正因如此， 選擇 PCB 厚度 應在阻抗目標之前完成，而不應在其後才決定。

JLCPCB 的精密阻抗製造及品質保證

過去，要製作受控阻抗電路板，往往需要打電話聯絡製造商，並且要符合最低訂購量。

先進疊層工具及免費阻抗計算

JLCPCB 阻抗計算器會根據你實際掌握的資料反向計算。你只需輸入層數、成品厚度、銅重、目標阻抗，以及訊號層與參考層的配置，工具便會回傳可實現該目標的走線寬度及具體疊層。計算器採用製造商實際疊層厚度及半固化片 Dk 值，因此結果比一般公式更貼近實際。

工具支援單端及差分線，並支援共面及非共面結構。它也會推薦合適的疊層，通常先列出成本最低的選項。在開始前，有兩項限制值得了解。阻抗控制適用於 4 層及以上電路板，因為兩層結構無法讓參考平面足夠靠近訊號。計算亦假設使用 JLCPCB 為相應層數提供的特定層壓材料，因此下單時必須選擇相符的材料。

嚴格的 coupon TDR 測試及品質認證

每張受控阻抗訂單都會在專用 coupon 上進行 TDR 測試，coupon 位於面板邊框、緊鄰你的電路板。它們與生產面板在相同批次中蝕刻、電鍍及層壓，因此量得的阻抗能代表你的走線實際獲得的製程結果。每個受控阻抗層都會獨立測試。因此，若一張 4 層板的兩個外層都有受控走線，便會得到分開的結果，而不是一個平均數值。

圖 6：JLCPCB 從阻抗計算器到測試報告的受控阻抗流程

標準容差為正負 10%；如果設計確實需要，也可要求正負 5%。測試結果會隨訂單附上阻抗測試報告。若 50 Ω 目標值量得 54 Ω，仍屬於容差上限內的合格結果。下一版只需稍微增加走線寬度，便可將結果移向中間位置，讓兩側都保留裕量。將 受控阻抗佈線 視為一個閉環，便能讓設計由只通過一次，提升至每個批次都能穩定通過。

PCB 阻抗測試常見問題

結論

阻抗測試是在製造完成後閉合設計迴路，而不是在製造末段勾選一項清單。你先在電磁場求解器中預測一個數值，製造商再透過蝕刻、層壓及電鍍，交付一個對該數值的實體近似結果。之後，對 coupon 進行 TDR 測試，便能知道兩者相差多遠。

側蝕會令阻抗上升，阻焊層會令阻抗降低，而 Dk 則取決於疊層中實際使用的半固化片。理解這些影響後，TDR 報告便會成為有用的設計回饋，而不只是簡單的合格／不合格結果。

隨着 PCIe 及 DDR 的邊沿速率變得更快，阻抗裕量的重要性也日益提高。使用每次修訂的實測資料，可讓下一版設計更接近目標，而不是只依賴計算。JLCPCB 的阻抗計算器及 coupon TDR 報告，讓重複修訂中的這個回饋閉環變得切實可行。