32GT/s 訊號完整性攻關：PCIe 5.0 PCB 佈線與過孔殘樁處理
1 分鐘
- 一、差動對佈線核心參數
- 二、過孔殘樁與背鑽處理
- 三、量產環節兩大隱形風險
- 四、設計驗證實務準則
- 結論
- PCIe 5.0 PCB 佈線與訊號完整性常見問題
- 推薦閱讀
隨著人工智慧（AI）伺服器與高速儲存需求增加，PCIe 5.0 每通道速率提升至 32 GT/s，單通道雙向頻寬為 64 Gbps。不少團隊直接套用 PCIe 4.0 的佈線經驗，收到電路板並進行測試後，才發現眼圖閉合、誤碼率升高。重新進行模擬分析，才發現問題來自累積的設計細節：阻抗偏差、玻纖效應與過孔殘樁，每一項單獨看都未必致命，但在 16 GHz 奈奎斯特頻率下疊加，就可能使鏈路失效。
PCIe 5.0 仍採用不歸零（NRZ）調變與 128b/130b 編碼，但 32 GT/s 意味著訊號邊緣更快、通道損耗預算更緊。官方規範提供整條通道約 36 dB 的損耗餘量，連接器、線纜與重定時器占用大部分預算，留給 PCB 走線的份額並不多。32 GT/s PCB 佈線的成敗，從疊構選型時就已奠定基礎。
注意事項
PCIe 5.0 的 32 GT/s 速率對 PCB 通道損耗、阻抗公差、玻纖編織效應與過孔殘樁都更加敏感。設計必須涵蓋疊構、佈線、背鑽與量產驗證，建立完整的驗證與改善流程。
一、差動對佈線核心參數
PCIe 差動對的阻抗以 100 Ω 為目標設計，量產管控公差建議控制在 ±8% 以內，而不是規範允許的 ±10%。走線優先安排在內層，採用帶狀線結構，並確保參考平面完整、不跨越平面分割。差動對換層時，過孔應成對配置，並在旁邊配置接地過孔。交流耦合電容應緊貼發送端放置，電容量依規範選擇 75～200 nF。線寬與線距不要直接套用經驗值，必須將目標板材的介電常數（Dk）與介電損耗因子（Df）代入場求解器重新計算，表層微帶線與內層帶狀線的參數不能直接互套。
板材是影響性能的重要因素：一般 FR-4 在 16 GHz 下的介電損耗已相當可觀，八層以上的平台建議採用低損耗板材，例如 Df 為 0.002 等級的材料。銅箔則指定超低輪廓（HVLP）銅箔，將粗糙度從一般反轉處理銅箔（RTF）的 3 µm 降至 1.5 µm 以下，以降低導體損耗。
二、過孔殘樁與背鑽處理
換層過孔在訊號路徑上是一個寄生元件，未使用的下半段孔壁所形成的過孔殘樁，在頻域中相當於一段開路傳輸線。它會在四分之一波長所對應的頻率及其奇數倍頻率處產生諧振，將該頻點的能量反射回去。在 PCIe 5.0 頻段下，殘樁超過 10 mil 就值得警惕。傳統做法是透過PCB 背鑽移除殘樁，將殘餘長度控制在 8～10 mil 以內。背鑽直徑應比原孔放大 0.2～0.3 mm，並將鑽頭對準精度與深度公差寫入板廠規格書，同時確保背鑽不會損傷有效孔段的鍍層。
圖：過孔殘樁與背鑽對比示意圖
三、量產環節兩大隱形風險
（1）玻纖編織效應。差動對若正好跨在玻纖束與樹脂區域的交界，兩根走線所處的局部介電常數便會不同，進而產生模態轉換與偏斜。對策是指定開纖布，讓走線與玻纖經緯方向保持 10° 以上的夾角，或採用之字形走線，降低兩根線沿途所處介電環境的平均差異。
（2）阻抗量測與量產漂移。板廠的蝕刻補償不一致、混用不同批次的銅箔，都可能使時域反射（TDR）抽測的阻抗製程能力指數（Cpk）不達標，導致單板合格、量產卻出現問題。規格書應明確寫出阻抗測試方法，包括 TDR 探頭校準方式與量產抽測比例，不能只標註 100 Ω ±10%。
圖：玻纖編織效應與差動佈線對策
四、設計驗證實務準則
1長度匹配與損耗預算
- PCIe 等長匹配分為兩個層次管控：差動對內的偏斜控制在 5 mil（約 30 ps）以內，不同差動對之間的長度匹配則可放寬至 100 mil 等級。重點是統一規劃同一條通道上的交流耦合電容、連接器與重定時器位置。
- PCIe 插入損耗應以 16 GHz 頻點建立預算：向板材供應商索取實測 S 參數，完成整條鏈路模擬並預留足夠的規範餘量後，再提交製板，不要等收到電路板後才用示波器碰運氣。
PCIe 5.0 量產管控重點
阻抗：差動對以 100 Ω 為目標，量產公差建議控制在 ±8% 以內。
過孔：殘樁超過 10 mil 應評估背鑽，背鑽後的殘餘長度建議控制在 8～10 mil 以內。
驗證：收到電路板後，透過時域反射（TDR）量測、向量網路分析儀（VNA）與誤碼率（BER）測試，確認阻抗、損耗及鏈路穩定性。
2過孔與背鑽規格
- 在製作過孔加工圖之前，逐孔計算殘樁長度。超過 10 mil 的過孔一律列入背鑽清單，並在圖面標註背鑽層對與殘樁殘餘長度上限。
- 高速過孔旁應配置接地過孔，間距控制在 0.5 mm 以內。過孔反焊墊的尺寸應依模擬結果最佳化，不能只是單純擴大開口。
3完整驗證流程
- 收到電路板後，進行三項驗證：使用時域反射儀（TDR）量測阻抗、使用向量網路分析儀（VNA）量測 16 GHz 頻點的插入損耗與回波損耗，以及使用誤碼測試儀執行誤碼率（BER）測試，並要求誤碼率低於 10−12。
- 向連接器與線纜供應商索取 S 參數模型，將整條鏈路的級聯模擬結果與實測結果比較；若偏差超過 2 dB，就應重新檢查板材與過孔模型。
結論
PCIe 5.0 佈線的失效往往不是單一因素造成，而是多項參數同時偏離目標：阻抗放寬一點、殘樁加長一點、玻纖影響增加一點，這些小問題都會反映在 32 GT/s 的訊號波形上。設計端的要求很清楚：從低損耗板材規劃疊構，將阻抗公差收嚴至 ±8%，逐孔核算殘樁長度，並使用時域反射儀、向量網路分析儀與誤碼測試儀完成驗證。從模擬階段到出貨階段持續管控鏈路預算，才能避免高速平台在電路板交付後才暴露問題。
PCIe 5.0 PCB 佈線與訊號完整性常見問題
問：PCIe 5.0 32 GT/s PCB 佈線最重要的參數是什麼？
差動對應以 100 Ω 目標阻抗設計，並控制阻抗公差、線長匹配、參考平面連續性與整條通道的插入損耗，不能只依賴經驗線寬。
問：PCIe 5.0 過孔殘樁多長需要背鑽？
當殘樁超過約 10 mil 時，就應列入背鑽評估。背鑽後的殘餘長度建議控制在 8～10 mil 以內，並將背鑽層對、直徑與深度公差寫入板廠規格。
問：為什麼 PCIe 5.0 建議將阻抗公差控制在 ±8%？
PCIe 5.0 的奈奎斯特頻率達 16 GHz，通道損耗與反射餘量更緊。將量產阻抗公差收嚴至 ±8%，有助於降低批次漂移與鏈路失效風險。
問：如何降低玻纖編織效應對差動訊號的影響？
可指定開纖布，讓差動走線與玻纖經緯方向保持至少 10° 的夾角，或採用之字形路徑，降低兩根線所處局部介電常數的差異。
問：高速 PCB 的插入損耗應如何驗證？
應向板材供應商取得實測 S 參數，按照 16 GHz 頻點建立損耗預算，並使用向量網路分析儀（VNA）實測插入損耗與回波損耗，再與整條鏈路的模擬結果比對。
問：PCIe 5.0 電路板交付後需要哪些驗證工具？
建議使用時域反射儀（TDR）量測阻抗、向量網路分析儀（VNA）量測插入損耗與回波損耗，並使用誤碼測試儀執行誤碼率（BER）測試。連接器、線纜與重定時器也應納入完整鏈路驗證。
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