如何降低高速 PCB 設計中的插入損耗

您是否曾設計一條理論上看似完美的高速 PCB 通道，實際量測時卻發現接收端訊號與發射端相差甚遠？這種令人困擾的訊號功率衰減稱為「插入損耗」。它是現今高速 PCB 設計中最重要的效能指標之一，若未納入考量，資料連線可能在不知不覺中失效。插入損耗表示訊號沿傳輸線從一點傳至另一點時的總功率損失，通常以 S 參數表示，單位為分貝（dB）；正向傳輸使用 S21，反向傳輸則使用 S12。插入損耗最簡單的公式為：

插入損耗（dB）＝10 log10（Pout／Pin）

其中 Pout 是傳送至負載的功率，Pin 是輸入傳輸線的功率。由於被動通道不會使功率增加，依此公式計算的傳輸值必定為負值。－3 dB 代表訊號功率已降低 50%。

插入損耗如何影響訊號品質與資料傳輸速率

插入損耗增加時，接收端的訊號振幅會下降，但問題不只是訊號變弱。插入損耗與頻率有關，也就是訊號中的高頻成分會比低頻成分衰減得更多，進而改變數位波形的形狀。

在眼圖上，過大的插入損耗會呈現為眼圖開口縮小或閉合。垂直眼高降低會減少電壓裕量；水平眼寬縮小則會減少時序裕量。兩者都會提高位元錯誤率（BER）；當眼圖開口低於接收器判定臨界值時，整條連線便會失效。結論很簡單：資料傳輸速率越高，插入損耗預算就越嚴格。從基板材料選擇到走線佈局，每項設計決策都會直接影響通道能否通過規格。

造成插入損耗的主要因素

材料特性：介電常數與損耗因數

銅走線周圍的介電材料會造成相當比例的插入損耗，在 1 GHz 以上尤其明顯。主導此現象的兩項材料特性是介電常數（Dk）與損耗因數（Df，又稱損耗角正切）。交變電場會使基板中的極性分子振盪，因而產生介電損耗。

這種分子層級的摩擦會將訊號能量轉換為熱。損耗因數（Df）正是衡量此過程損耗程度的指標；Df 越大，轉換為熱而未能傳送至接收端的能量就越多。以下列出各類材料的 Dk、Df 與典型應用：

介電常數（Dk）也會間接影響損耗。Dk 越高，訊號傳播速度越慢，在相同頻率下的波長也越短，因此相同實體長度的走線具有較長的電氣長度，累積的介電損耗也可能較大。Dk 較低時，訊號傳播速度較快，在其他條件相同的情況下，特定走線長度的總損耗通常較低。

走線設計、銅箔粗糙度與 表面處理的影響

插入損耗的第二大來源是導體損耗，也就是銅走線電阻所造成的損耗。在直流與低頻環境下，導體損耗較容易理解，主要取決於走線電阻，而走線電阻則受線寬、厚度與銅的導電率影響。但到了高頻，情況會更加複雜。隨著頻率上升，電流會逐漸集中在導體表面附近的薄層中流動。銅在 1 GHz 時的集膚深度僅約 2.1 µm，在 10 GHz 時更只有約 0.66 µm。由於實際導電的銅截面積變小，走線的交流電阻也會隨之增加。

此時，銅箔粗糙度就十分重要。標準電解銅箔（ED）的均方根粗糙度（Rq）約為 1.0～1.8 µm。當集膚深度逐漸接近表面粗糙度時，電流行經的路徑會變得更長且更曲折；電流必須沿著粗糙表面的峰谷流動，使等效電阻明顯提高。因此，低輪廓銅箔在高速設計中日益普遍：

• 標準電解銅箔（STD）：Rq 約 1.0～1.8 µm
• 反轉處理銅箔（RTF）：Rq 約 0.5～1.0 µm
• 極低輪廓銅箔（VLP）：Rq 約 0.3～0.5 µm
• 超極低輪廓銅箔（HVLP）：Rq 約 0.15～0.3 µm

表面處理也會影響導體與表面處理層交界處的損耗。化鎳浸金（ENIG）會增加一層導電率遠低於銅的鎳，因此可能提高外層走線的損耗。浸銀或有機保焊膜（OSP）不含高損耗的鎳阻障層，因此常用於高速表層微帶線。

降低插入損耗的實用設計方法

最佳化傳輸線佈線與 疊構規劃

設計目標是透過適當的幾何結構與層別規劃，盡量降低介電損耗及導體損耗。首先應考量傳輸線結構。帶狀線位於兩個參考平面之間，在相同目標阻抗下通常需要較窄的內層走線，但可提供較佳遮蔽與更一致的阻抗。微帶線位於外層，僅有一個參考平面；在相同阻抗下可採用較寬走線，因此電阻性損耗較低。嵌入式微帶線位於外層結構內並由半固化片覆蓋，但未夾在兩個參考平面之間，可為極高速通道提供折衷方案。

若要控制插入損耗，請遵循以下走線原則：

1. 在可行範圍內盡量縮短走線。插入損耗大致隨長度增加，每減少一毫米，都能直接降低通道損耗。
2. 盡量減少導通孔轉換。每個導通孔殘段與阻抗不連續點都會增加損耗。高速網路可採用 背鑽孔或盲孔／埋孔，以避免殘段。
3. 使用連續參考平面。高速訊號不可跨越參考平面的分割或間隙，否則會造成阻抗突變、回流路徑中斷及局部損耗增加。
4. 採用適當的走線寬度。較寬走線具有較低的直流與交流電阻，因此導體損耗較低。應在實際可行範圍內採用最寬走線，並配合疊構參數達到目標阻抗。
5. 避免不必要的轉彎與蛇形等長線。每個轉彎都會造成輕微阻抗擾動。若必須使用蛇形線進行等長，應採用平順彎曲，避免尖銳的 90° 轉角。

疊構會直接影響走線寬度、介電層厚度與阻抗之間的關係。高速設計需要完善的疊構配置，每個訊號層旁都應設置相鄰且連續的接地平面。典型的 8 層高速疊構如下：

選擇低損耗材料與阻抗控制策略

材料選擇是決定插入損耗表現的關鍵。如果訊號頻率已需要低損耗基板，再巧妙的佈線也無法完全彌補高損耗材料的限制。任何高速通道都需要控制阻抗。阻抗不匹配會造成反射（回波損耗），而多次反射又會間接惡化通道傳輸表現。一般設計可指定 ±10% 的阻抗公差，關鍵通道則可指定 ±5%。務必與 PCB 製造商合作，在可製造的尺寸範圍內取得符合需求且能達到目標阻抗的疊構。

實現低插入損耗的製造要點

精密蝕刻與銅箔輪廓控制

即使設計目標再完善，也可能因製造變異而無法達成。蝕刻製程會決定最終線寬、截面形狀及邊緣輪廓，因此會直接影響插入損耗。化學蝕刻具有等向性，蝕刻液不僅向下移除銅，也會侵入抗蝕層下方造成側蝕。因此，實際走線截面會呈梯形，而不是多數場求解器預設的理想矩形。側蝕程度可用蝕刻因子表示，並受銅厚、蝕刻液及製程控制影響。側蝕過大會使走線局部變窄，造成截面積減少及導體損耗增加。對高速精細線路而言，製造商必須嚴格控制下列參數：

• 蝕刻補償：依預期側蝕量加寬底片圖形
• 蝕刻液濃度與溫度：控制在狹窄範圍內，以維持均勻的蝕刻速率
• 輸送帶速度：控制總蝕刻時間及整片生產拼板的均勻性

先進製造設備也會控制壓合介面的銅箔輪廓。銅箔經粗化處理的齒面會與半固化片壓合；如前所述，這種粗糙度會直接增加高頻導體損耗。服務高速應用市場的製造商通常會提供專為此用途設計的低輪廓及極低輪廓銅箔。

先進測試與量測方法

向量網路分析儀（VNA）是量測插入損耗的常用儀器。VNA 會在不同頻率下傳送標準訊號，並量測待測物（DUT）的 S 參數，其中 S21 參數可直接反映正向傳輸與插入損耗。目前的 VNA 可涵蓋直流至 70 GHz 甚至更高的頻率範圍，足以量測現有高速通訊協定所使用的頻譜。

時域反射量測（TDR）則可搭配 VNA 量測，用來呈現走線的阻抗輪廓。TDR 雖無法直接量測插入損耗，卻能找出造成反射與間接損耗增加的阻抗變化。現今許多示波器與 VNA 均已內建 TDR 功能。

JLCPCB 的低插入損耗 PCB 製造能力

優質低損耗材料與高精度製造

若設計要求低插入損耗，製造商備有的材料種類及製程能力將是決定性因素。除了標準與中等損耗 FR4 基板材料外，JLCPCB 也提供多種高頻基板，包括 Rogers、Isola 及其他高品質基板材料。

這種材料彈性讓您不必在效能上妥協。無論是採用 Rogers RO4350B 的 RF 前端，或使用低損耗 FR4 的高速數位背板，皆可透過同一個平台下單。JLCPCB 的製程針對嚴格阻抗控制進行最佳化，並可提供符合多 Gigabit 串列連線需求的阻抗控制公差。

從原型到量產的可靠高頻製造

製造高速 PCB時，一致性至關重要。原型板符合插入損耗規格固然重要，但量產品質也必須維持相同水準。JLCPCB 的生產製程以可重複性為目標，並在製程中設置管制措施，持續監測各項關鍵參數。

標準規格最快可於 1～2 天內完成生產，PCB 起價為 2 美元，因此進行下一版高速設計迭代所需的成本與時間都相當低。若需要測試三種不同疊構，以找出插入損耗表現最佳的配置，也可快速製作各種版本進行實際比較。

插入損耗常見問題

結論

插入損耗不只是合規清單上需要勾選的規格，而是判斷高速通道能否提供乾淨、可靠資料傳輸的基本指標。如本文所述，從材料選擇、銅箔粗糙度、走線佈局與疊構規劃，到蝕刻精度及製造後量測，整個設計與製造流程都必須持續關注插入損耗。

值得慶幸的是，控制插入損耗所需的工具與知識已比以往更容易取得。低損耗基板材料日益普及，EDA 工具內建場求解器，可準確預測損耗；JLCPCB 等製造商也能提供多樣化材料選擇及製程控制，協助可靠製造低損耗電路板。