PCB 阻抗控制:確保高頻電路中的訊號完整性
1 分鐘
- 什麼是阻抗控制和訊號匹配
- 決定傳輸線阻抗的因素:
- 為什麼需要阻抗匹配?
- 如何計算 PCB 微帶線特性阻抗?
- 主要功能:
- 阻抗控制方法在 PCB 上執行的計算是什麼?
- 實現阻抗匹配的方法是什麼?
- 1) 低介電常數材料:
- 2) 訊號回流路徑:
- 3) 層疊結構:
- 需要仔細注意:
- 阻抗控制驗證
- 結論
阻抗是指當交流電施加到電路時電路所產生的反抗。它是電路在高頻時電容和感應的組合。阻抗以歐姆為單位進行測量,類似於電阻。如果阻抗不同,將會產生反射和衰減,導致訊號品質下降。
對於高頻類比或數位電路,保護在 PCB 上傳播的訊號免受損害是至關重要的。事實上,超過 100 MHz 的訊號受到微帶線特性阻抗的影響,如果沒有適當考慮,可能會導致難以分析的意外錯誤。幸運的是,阻抗控制允許設計者和 PCB 製造商管理這一現象。
什麼是阻抗控制和訊號匹配
阻抗控制是指將 PCB 微帶線尺寸和位置與基板材料的特性相匹配,以保持訊號在傳輸過程中無雜訊且無衰減。因此,印刷電路板(PCB)微帶線不再能夠被視為簡單的點對點連接。微帶線需要被視為傳輸線,阻抗匹配變成必要,以減少或消除對訊號完整性的影響。通過遵循良好的設計實踐和方法,可以避免或緩解許多潛在的訊號完整性問題。
因此,我們將討論阻抗控制的重要性、訊號完整性問題的原因以及避免它們的方法。
決定傳輸線阻抗的因素:
通常,微帶線特性阻抗在 25 至 125 歐姆之間,取決於以下因素:
● 介電常數的實部:介電厚度與特性阻抗成正比。介電越厚,特性阻抗越高。
● 損耗正切值和分散:在 PCB 設計中,損耗正切值測量介電材料在訊號通過時作為熱損失的能量。它影響訊號完整性,特別是在高頻下,導致訊號衰減。對於高速和射頻設計,更傾向於使用低損耗正切值材料以降低訊號衰減。
● 微帶線與附近參考平面之間的距離:微帶線之間的距離與特性阻抗成反比。適當的間距對於維持受控阻抗以及確保高速和射頻電路中的訊號完整性至關重要。
● 銅微帶線厚度和粗糙度:銅箔厚度與特性阻抗成反比。銅越厚,特性阻抗越低。銅厚度可以透過圖案電鍍或選擇具有適當厚度的基礎材料銅箔來控制。
● 微帶線寬度:微帶線寬度與特性阻抗成反比。較細的微帶線寬度具有較高的特性阻抗,而較寬的微帶線寬度具有較低的特性阻抗。在 ±20% 的公差範圍內控制微帶線寬度對於更好的阻抗控制是必要的。為了確保微帶線寬度的準確性,根據蝕刻下切、光刻誤差和圖案轉移誤差對光罩進行工程補償。
因此,PCB 設計者必須確保對於高頻訊號,他們選擇的微帶線和疊層結構使得能夠達到目標特性阻抗值,具有一定的公差。最先進的電子 CAD 設計工具會自動計算這個。
為什麼需要阻抗匹配?
PCB 微帶線的功能是將訊號功率從驅動裝置轉移到接收裝置。功率需要沿著微帶線的整個長度傳播。然而,最大訊號功率只有在 PCB 上的阻抗相匹配時才能實現。根據最大功率轉移定理,當兩個裝置的阻抗相匹配時,可以在裝置之間觀察到最大功率流。如果在 PCB 佈局階段沒有特別關注,那麼高頻訊號在從驅動器傳播到接收器時肯定會衰減。
一個常見的誤解是電路的時脈速率決定了電路是否在高速下運行。但是高速訊號與時脈訊號的上升/下降時間有關,即訊號從一個狀態改變到另一個狀態(邏輯 0 和邏輯 1)的速度有多快。
如何計算 PCB 微帶線特性阻抗?
如上所述,有許多因素涉及確定 PCB 微帶線特性阻抗。PCB 設計中的傳輸線可能有一些不同的公式,因此用開源軟體很難獲得阻抗匹配的精確值。最好的辦法是聯繫製造商並使用他們的校準阻抗計算器工具來計算特性阻抗。
JLCPCB 阻抗計算器工具是由 JLCPCB 提供的在線資源,用於幫助設計者計算 PCB 微帶線的特性阻抗。這個工具對於設計高頻電路至關重要,在這些電路中受控阻抗對於維持訊號完整性至關重要。
主要功能:
1. 微帶線類型選擇:在微帶線、帶狀線或差分對之間選擇。
2. 輸入參數:輸入微帶線寬度、微帶線厚度、介電常數以及微帶線與參考平面之間的距離。
3. 即時計算:該工具基於輸入參數提供特性阻抗的實時計算。
4. 材料特性:它允許您選擇不同的 PCB 材料,這會影響介電常數和特性阻抗。
選擇傳輸線的類型(例如微帶線或帶狀線),並輸入 PCB 材料的介電常數。輸入微帶線寬度、厚度和與參考平面的距離。該工具將計算並顯示特性阻抗值。這個工具被廣泛用於 PCB 設計中以確保特性阻抗與所需規格相匹配,特別是在高速或射頻電路中。您可以透過該網站訪問 JLCPCB 阻抗計算器。
阻抗控制方法在 PCB 上執行的計算是什麼?
微帶線越長或頻率越高,阻抗中需要的適應就越多。在這個階段缺乏嚴格性可能會增加電子裝置或電路的切換時間並導致意外錯誤。未受控的阻抗在元件安裝在電路上後很難分析。不同批次的元件具有不同的公差容量。阻抗控制方法根據訊號速度執行關鍵長度計算。
這就是為什麼微帶線特性阻抗和它們的公差必須在 PCB 設計的早期進行檢查。設計者必須與製造商密切合作以保證元件值的符合性。
實現阻抗匹配的方法是什麼?
良好控制的特性阻抗意味著微帶線特性阻抗沿著 PCB 路徑上的每個點保持恆定。這意味著無論微帶線在哪裡傳播,即使它改變層,特性阻抗應該在整個零件中保持不變,從訊號源到目的地。
我們需要考慮一些重要的設計標準。請記住,許多與反射和電磁干擾相關的問題可以透過良好的 PCB 設計技術來預防:
1) 低介電常數材料:
過去,通常指定 FR4。但是,對於高速設計,選擇正確的層板至關重要。建議並優先使用介電常數(Dk)較低的材料。這不僅確保最佳訊號效能,還會最小化訊號失真或訊號相位抖動。因此,您需要選擇最適合您應用的材料並在製造說明中指定這一點。
2) 訊號回流路徑:
在每個訊號路徑下方包括可以提供訊號回流路徑的電源平面是控制特性阻抗的重要步驟。通過避免不連續(例如電源平面中的分割或突出,在任何關鍵佈線下方),流經平面的回流電流將尋求跟隨與訊號層上的路由相同的物理路徑。
3) 層疊結構:
層疊結構是指 PCB 中各種層的排列,包括訊號層、接地平面、電源平面和介電材料。層疊結構在控制訊號微帶線的特性阻抗中起著重要作用,這對於阻抗匹配至關重要。適當的層排列是關鍵;訊號層通常與參考平面(接地或電源平面)相鄰放置,這有助於穩定和控制特性阻抗。
受控阻抗微帶線(如微帶線或帶狀線)是透過調整微帶線寬度、層疊結構和介電特性來設計的,以實現精確的特性阻抗控制。
需要仔細注意:
● 微帶線應保持盡可能短,並儘可能減少長度。
● 去耦電容的選擇和所需數量以及佈線迴路。
● 應避免佈線樁和不連續,它們會降低訊號品質。
● 對於差分對佈線,嘗試確保訊號對具有相同的長度。
● 接地參考平面和電流回流路徑。
● 由不良元件封裝引起的感應。
● 考慮使用沉積銀作為表面處理,而不是化學鎳/金(ENIG)。ENIG 中的鎳含量損耗很大,由於集膚效應,它不太適合高速設計。
阻抗控制驗證
阻抗控制可以在 PCB 製造後透過使用測試耦合器(測試耦合器是用於測試 PCB 製造工藝品質的 PCB。測試耦合器與 PCB 在同一面板上製造,通常在邊緣,確保適當的層對齐、電氣連接和截面)來驗證。然後,透過使用時域反射計(TDR)可以測試特性阻抗。隨後,將生成報告以指示是否在您的 PCB 上達到了特性阻抗。
電子設備的整體效能和電磁相容性行為不僅由電路設計和佈局幾何形狀決定,還由電源配電網絡決定。
結論
在實際 PCB 佈局上經歷的特性阻抗訊號可能與您從示意圖計算的理想值差異很大。主要原因是基板的存在和電路板的微帶線佈線。這導致串音等後果,偏離了理想的特性阻抗水平。當電路在高頻下切換時,可能會出現鳴鐘等電源完整性問題。在更高的頻率下,您的電源配電網絡的特性阻抗也將偏離最佳電容行為,這可能會導致訊號完整性和電源完整性問題。
透過理解特性阻抗不匹配的因果因素以及獲取可以緩解或消除特性阻抗問題的設計實踐知識,PCB 設計者可以創建真正的工程解決方案。一個能夠製造成可靠且高效能印刷電路板的強大設計。
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