高速 PCB Timing Analysis 指南：Setup/Hold、Clock Skew、Slack 與時序最佳化

一片在 Schematic 上「看起來完全正確」的 PCB，實際上仍然可能失效，尤其當 Interface Speed 提高到數百 Mbps 甚至更高時。

原文作者曾遇過一個 DDR Interface：5 片 Prototype 中有 3 片運作正常，另外 2 片卻不定期出現 Read Error。

這個設計已經通過 DRC，Impedance 也符合預期，但 Data 並沒有在正確時間抵達 Receiver。

問題不是訊號本身，而是Timing（時序）。

這也說明為什麼 Timing Analysis 不應該被視為高速 PCB 設計完成後才追加的工作，而應該從一開始就納入設計流程。

如果 Flip-Flop 比正確時間早了或晚了數十 Picosecond 取樣資料，即使 Signal Edge 非常乾淨，也無法挽救錯誤的資料擷取。

換句話說，訊號波形可能很漂亮，但它仍然可能是錯的，單純只是因為 Data 出現在 Receiver 所期待的 Sampling Window 之外。

本指南將說明如何在實際 PCB 中進行 Timing Analysis，包括 High-Speed PCB 設計的重要性、Setup Time、Hold Time、Clock Skew、Propagation Delay 等核心參數，以及 Static／Dynamic Analysis 的差異。

同時，也會討論哪些 Routing、Stackup、Material 與 Manufacturing Design Decision 能幫助保留 Timing Margin。

為什麼 Timing Analysis 對高速 PCB 設計如此重要？

在低速系統中，Timing 通常比較寬鬆，因為訊號在被取樣之前有足夠時間穩定下來。

但隨著 Clock Frequency 與 Data Rate 提高，Clock Period 會不斷縮短。

原本可以忽略的延遲，例如：

• Trace Flight Time
• Driver Delay
• Receiver Timing Requirement

會逐漸占用越來越大的 Clock Period 比例。

到了高速介面，每一個 Picosecond 都可能變得重要。

Timing Analysis（時序分析）就是追蹤這些 Delay，並確認 Data 在 Receiver 真正執行取樣的瞬間仍然有效且穩定。

如果沒有進行分析，就等於期待各種 Delay 剛好能互相配合。對高速 Bus 而言，這通常不是可靠的設計方法，也很可能導致 PCB Respin。

什麼是 Timing Analysis？它的核心目的為何？

Timing Analysis 是驗證同步系統中的所有訊號，是否都能在正確的 Timing Window 內穩定抵達，以便 Receiver 正確取樣的過程。

在 Clocked Design 中，Source 在某一個 Clock Edge Launch Data 後，Data 必須在下一個 Capture Clock Edge 到達之前完成傳播並穩定。

Timing Analysis 就是沿著整條 Data Path 驗證這些條件。

它的核心目標其實很直接：

確保所有 Register 在合理的工作條件下，都能滿足 Setup 與 Hold Requirement。

如果條件滿足，系統通常可以穩定運作。

如果沒有滿足，就可能出現非常難以診斷的間歇性故障，例如：

• 只有部分 PCB 會發生錯誤
• 不同溫度下行為不同
• 相同設計在某些批次正常、某些批次不穩定

可以把它想像成固定節奏的丟接球：

• Setup：球必須在手掌關閉之前抵達。
• Hold：手掌開始關閉之後，球還必須在手中保持一小段時間。

現代高速系統面臨越來越嚴格的 Timing 挑戰

現代高速 Interface 的 Timing Budget 已經被壓縮得非常小。

進入 Gigabit Era 後，一個 Bit Period 可能只有數百 Picosecond，Delay Mismatch 可以使用的容錯空間非常有限。

每一代產品的 Timing Design 都變得更困難，主要原因包括：

• Clock Period 越來越短：可以分配給 Skew 與 Jitter 的時間越少。
• Supply Voltage 持續降低：Noise Margin 變小，而且 Switching Threshold 也會受到影響。
• Routing 更長、更密集：看似很小的 Trace Length Difference，都可能轉換成明顯的 Delay Difference。
• Source-Synchronous 與 Parallel Bus：例如 DDR，需要對整個 Byte Lane 執行嚴格 Length／Timing Matching。
• PVT Variation：Process、Voltage、Temperature 都可能讓實際 Delay 在量產中發生變化。

Timing Analysis 的核心概念與參數

在建立 Timing Budget 之前，必須先理解幾個定義 Data Path 的核心參數。

這些參數幾乎都會出現在 IC Datasheet 與 Timing Report 中。

一旦理解它們真正代表的物理意義，Timing Closure 的計算就會變得相對直觀：本質上就是把各種 Delay 與可用 Clock Period 做完整的時間預算。

Setup Time、Hold Time、Clock Skew 與 Propagation Delay

1. Setup Time（Tsetup，建立時間）

   Setup Time 是在 Capture Clock Edge 到達之前，Data Input 必須已經保持穩定的最短時間。

   Hold Time（Thold，保持時間）則是 Clock Edge 到達之後，Data 必須繼續保持穩定的時間。

   如果 Setup 或 Hold 任一條件被違反，Receiver 就可能取樣到錯誤資料，甚至進入 Metastable State。

2. Clock-to-Output Delay（Tco）與 Propagation Delay（Tprop）

   Clock-to-Output Delay 是 Launch Clock Edge 到達後，Source Register 真正輸出有效 Data 所需要的時間。

   Propagation Delay，也常稱為 Flight Time，則是 Signal 沿著 PCB Trace 傳播至 Receiver 所需要的時間。

   依原文資料，標準 FR-4 Microstrip 的典型 Propagation Delay 約為：

   150–180 ps／inch

   實際數值取決於 Effective Dielectric Constant（Dk）。

   同一材料上的 Stripline 通常會稍慢一些，因為更多 Electric Field 分布在 Laminate 內部。

   較低 Dk Material 通常具有較快的 Propagation Speed，這也是 Low-Dk Material 在高速設計中具有價值的原因之一。

3. Clock Skew（Tskew，時脈偏移）

   Clock Skew 是同一個 Clock Edge 抵達兩個不同 Register 的時間差。

   其中一個主要來源就是不同 Clock Trace Length 所造成的 Delay Difference。

   根據 Skew 的方向與正負，它可能改善某一種 Timing Check，也可能讓 Timing Margin 變差。

Timing Margin／Slack 與 Signal Integrity 的關係

Timing Analysis 的核心目的，就是確認系統具有正向 Timing Margin，也就是通常所說的 Slack。

把所有必要 Delay 都計算進去之後，剩下還可以使用的時間就是 Margin。

• Positive Slack：資料仍然位於合法 Setup／Hold Window 內。
• Negative Slack：表示出現 Timing Violation，系統存在失效風險。

對一條基本 Synchronous Path，Setup Relationship 可以表示為：

Tclk ≥ Tco + Tprop + Tsetup − Tskew

也就是 Clock Period 必須足以容納：

• Source Clock-to-Output Delay
• Trace Propagation Delay
• Receiver Setup Requirement
• 以及 Launch／Capture Clock 之間的 Skew 影響

Setup Margin 可以表示為：

Tslack = Tclk − (Tco + Tprop + Tsetup − Tskew)

Hold Check 則與 Clock Period 本身沒有相同的直接依賴關係。

它更重視 Data 最快可能抵達的 Path，以及 Clock Skew。

因此，即使 Clock Frequency 並不高，如果 Data Route 太短或 Clock Skew 不理想，仍然可能出現 Hold Failure。

Timing Margin 與 Signal Integrity 也密切相關。

Jitter、Reflection 與 Crosstalk 都會侵蝕原本的 Timing Margin。

只有建立乾淨、具有良好 Controlled Impedance 的 Channel，設計階段計算出的 Timing Margin 才有機會在實際 PCB 上真正保留下來。

Timing Analysis 的實用方法與工具

Static Timing Analysis 與 Dynamic Simulation 的差異

Static Timing Analysis（STA，靜態時序分析）利用數學方式分析設計中的所有 Timing Path，而不需要實際輸入特定 Stimulus Waveform。

STA 會沿著 Design Path 計算每一段 Delay，並與 Setup／Hold Requirement 進行比較。

這種方法速度快，而且能大範圍檢查系統中所有可能違反 Timing Constraint 的 Path。

STA 通常採用 Corner-Based Analysis，針對不同 PVT Combination 執行 Worst-Case Timing Check，以驗證設計是否能在指定的 Process、Voltage 與 Temperature 範圍內正常工作。

Dynamic Simulation（動態模擬）則採用另一種方式。

它會實際把 Signal Stimulus 輸入模型，產生隨時間變化的 Waveform。

因此 Dynamic Simulation 可以觀察 STA 無法完整直接呈現的效應，例如：

• Reflection
• Crosstalk
• Ringing
• 真實 Switching Edge Shape

常用 Model 與 Simulation Method 包括：

• SPICE：可進行較深入的 Circuit／Transistor-Level Simulation。
• IBIS：由 IC Vendor 提供 Driver／Receiver I/O Behavior Model，不需要公開內部電路結構即可進行 Board-Level Signal Simulation。

改善 Timing Performance 的 PCB 設計技巧

Routing、Clock Distribution 與 Termination Strategy

PCB Layout 中改善 Timing 最直接的方法之一，就是 Length Matching。

在 Parallel Bus 或 Differential Pair 中，盡量讓相關 Trace Length 接近，可以使各訊號 Flight Time 更一致，直接降低 Skew。

如果某條 Trace 需要延長以匹配鄰近訊號，可以使用 Serpentine／Accordion Routing。

這種方式可以增加實際 Trace Length 與 Propagation Delay，而不需要改變主要 Routing Path。

不過，Serpentine Segment 之間需要保留足夠 Gap，避免 Meander 彼此過度耦合，造成 Self-Coupling 與實際 Delay 偏離預期。

Clock 需要特別謹慎處理，因為 Clock Skew 會影響所有依賴這個 Clock 的 Data Path。

可以採用以下做法：

• Clock Routing 使用 Match-Length、Point-to-Point 或 Balanced-Tree Topology：降低不同 Destination 之間的 Skew。
• 讓 Clock 遠離高 Noise 或快速 Switching Net：降低 Clock Trace 受到 Crosstalk 影響而產生 Jitter。
• Source-Synchronous Group 保持 Length Matching：包括 Clock／Strobe 與其相關 Data Lane。
• 高速 Trace 應參考連續且完整的 Return Plane：避免 Return Current 被迫繞過 Plane Split 或 Slot。

Termination 的作用則是降低 Reflection，避免反射造成 Edge 模糊並侵蝕 Timing Margin。

常見 Termination Topology 包括：

• Driver 端 Series Termination
• Receiver 端 Parallel Termination
• Thevenin Termination

不同方法雖然電路形式不同，但核心目的都是讓 Transmission Line 與 Load／Source 更匹配，使 Signal Edge 能在正確時間乾淨抵達 Receiver。

PCB Stackup 與材料選擇如何改善 Timing？

PCB Stackup 是所有高速訊號實際存在的 Electrical Environment。

鄰近的 Reference Plane 可以為 Signal 提供 Low-Inductance Return Path，而精確控制 Trace-to-Plane Spacing 則有助於建立穩定 Characteristic Impedance。

將高速 Net 放在 Stripline Layer 中，可以讓 Trace 位於兩個 Plane 之間，通常能取得相對安靜、可預測的傳播環境。

Propagation Delay 與 Transmission Loss 也會直接受到 PCB Material 影響。

Dielectric Constant（Dk）會決定 Propagation Velocity：

一般而言，Dk 越低，Propagation Speed 越快，需要納入 Timing Budget 的 Flight Time 也會降低。

Loss Tangent（Df）則影響高頻 Energy 沿 Trace 傳播時的損耗程度。

對許多一般設計而言，標準 FR-4 已經足夠。

但對 Multi-Gigabit Link，如果 Trace Distance 較長或 Loss Budget 更嚴格，工程師可能會改用 Low-Loss、Low-Dk Laminate，以維持較清楚的 Edge 與更可預測的 Propagation Delay。

因此，Laminate Selection 不只是 Loss Design，也同時是一項 Timing Design 決策。

Timing-Critical PCB 的製造注意事項

Controlled Impedance、Trace Length Matching 與 Process Stability

高速 Timing Design 的其中一項基礎，就是 Controlled Impedance。

Impedance Discontinuity 會造成 Reflection，使 Signal Edge 發生 Ringing、Overshoot 或 Settling Delay，最終侵蝕 Timing Margin。

要讓實際 PCB 的 Z0 接近設計值，需要精確控制：

• Trace Width
• Dielectric Thickness
• Copper Weight／Copper Thickness

其中任何一項發生變化，都可能同時改變 Characteristic Impedance 與 Effective Propagation Delay。

Length-Matched Geometry 也必須能承受實際 Etching Process 的製造公差。

如果不同 Trace 因 Etch Tolerance 而出現不同程度的寬度變化，就可能讓最終：

• Impedance
• Electrical Length
• Effective Delay

偏離原本設計。

因此，真正讓「As-Built Board」保持接近「As-Designed Timing」的核心，就是穩定的 Etching、Lamination 與 Layer Registration。

如何透過品質控制維持量產 Timing？

量產中要讓 Timing 穩定，不能只依賴設計計算，還需要實際製造驗證。

原文列出的主要控制方式包括：

1. Impedance Coupon： 在 Panel 上利用 TDR 量測 Test Coupon，確認 Controlled-Impedance Target 是否符合規格。
2. Lamination 與 Prepreg Control： 控制 Dielectric Thickness，降低實際 Propagation Delay 偏離設計值的風險。
3. Etch／Copper Weight Verification： 確認 Trace Geometry 維持在設計與製造容差內。
4. Layer Registration： 維持 Stripline 與 Reference Plane 之間的實際幾何關係，避免 Layer-to-Layer 偏移影響阻抗與 Delay。

JLCPCB 在 Timing-Critical PCB 製造方面的應用

針對高速 Timing Requirement 的 DFM Review

有些 PCB 問題表面上不明顯，卻可能默默破壞 Timing Margin，例如：

• Reference Plane 不連續
• 無法實際製造的 Length-Matching Geometry
• Signal Layer 距離 Return Plane 過遠
• 選定的 Trace Geometry 無法達成指定 Impedance

依原文說明，JLCPCB 的 Design for Manufacturability（DFM）Review 可以在 Fabrication 之前協助識別這些製造風險。

在生產前發現問題，可以降低 PCB Respin 的可能性，也有助於保護設計階段已經計算好的 Timing Margin。

精密 PCB 製造維持一致 Timing Performance

要讓實際 PCB 符合 Timing Analysis 的結果，製造端必須穩定控制 Trace Width、Dielectric Height 與 Copper Weight。

依原文內容，JLCPCB 可提供不同 Copper Weight、Defined Stackup、Controlled Impedance 與相應的 Lamination Control，協助維持 Propagation Delay 與 Impedance 的一致性。

Multi-Layer PCB 與 Prepreg 的選擇尤其重要，因為 Prepreg Thickness 與 Dk 會直接影響 Trace-to-Plane Distance、Characteristic Impedance 與 Flight Time。

對更高速的設計，也可以根據 Loss 與 Timing Requirement 評估 Low-Loss Laminate，並利用合適的 Stripline／Microstrip Layer Position 配合整體 Timing Strategy。

Timing Analysis 常見問題

結論

Timing Analysis 是一個在紙面上看起來相當抽象，但一旦遇到「部分 PCB 可以正常開機、部分卻不行」這類問題，就會立刻變得非常實際的高速設計主題。

如果 Data 單純只是落在 Receiver Sampling Window 之外，即使訊號波形本身看起來乾淨，系統仍然可能失效。

當設計開始用以下參數思考 Timing：

• Setup
• Hold
• Clock Skew
• Propagation Delay
• Slack

原本難以理解的問題就會逐漸轉變成可以量化、分析與驗證的 Timing Budget。

對基本 Synchronous Path，可以使用：

Tclk ≥ Tco + Tprop + Tsetup − Tskew

作為 Setup Analysis 的基礎，再結合：

• Length Matching
• Controlled Impedance
• Static Timing Analysis
• Dynamic Simulation

建立完整的 Timing Verification Workflow。

但所有計算最終仍然建立在可靠的 PCB 製造上。

如果實際 PCB 製造後的 Impedance、Dielectric Thickness 或 Trace Geometry 偏離設計值，那麼原本只有數個或數十 Picosecond 的 Timing Margin 很容易被消耗掉。

因此，真正可靠的高速 PCB，需要將嚴謹的 Timing Design 與穩定的 Fabrication Process 結合，才能讓從第一片 Prototype 到後續量產板，都在正確的時間可靠傳遞資料。