高速受控阻抗 PCB 的完整疊構設計

高速 PCB Timing Analysis 指南：Setup/Hold、Clock Skew、Slack 與時序最佳化

重點摘要 時序分析是高速 PCB 設計不可忽略的一環：即使 Signal Integrity 看起來良好，只要資料沒有落在正確的 Setup／Hold Window 內，系統仍然可能失效。 掌握四個核心時序參數：Setup Time、Hold Time、Clock Skew 與 Propagation Delay，都是判斷資料能否被可靠取樣的關鍵。 Length Matching、Controlled Impedance 與正確 Stackup 很重要：它們可以降低 Delay Mismatch，並保留更多正向 Timing Margin。 STA 與 Dynamic Simulation 應搭配使用：Static Timing Analysis 適合全面檢查 Timing Path，而 SPICE／IBIS Dynamic Simulation 則能觀察 Reflection、Crosstalk、Ringing 與實際 Edge Shape。 精密製造同樣會影響 Timing Margin：Trace Width、Dielectric Thickness、Copper Weight 或 Impe......

BGA Escape Routing 指南：Dogbone、Via-in-Pad、HDI 與扇出佈線

重點摘要 Escape Routing 是高密度 BGA 成功扇出的關鍵：尤其當 BGA Pitch 降至 0.5 mm 或更小時，逃逸佈線會成為 PCB Layout 的主要限制之一。 依 Pitch 選擇扇出方式：0.5 mm 以上通常可以使用 Dogbone Fanout；更細 Pitch 則應考慮 Via-in-Pad，並進行樹脂填孔與電鍍封帽。 HDI Microvia 可大幅提高佈線密度：Stacked／Staggered Microvia 能增加 Routing Channel，並有機會降低整體 PCB Layer Count。 Differential Pair 必須保持對稱：兩條訊號的 Via Structure、Stub 與 Fanout Geometry 應盡可能一致，以維持 Signal Integrity。 Stackup、DFM 與製造能力必須一起考慮：只有將佈線策略與實際 PCB 製程能力匹配，才能得到可靠且高良率的 Fine-Pitch BGA 設計。 您是否曾經把一顆 484-Ball BGA 放到 PCB 上，按下「Route」之後，就看到 EDA 工具幾乎無從......

PCIe 5.0 32GT/s PCB實體佈局對策：阻抗、等長與背鑽

AI伺服器、高階顯卡大量導入PCIe 5.0，32GT/s的傳輸速率相較PCIe 4.0直接翻倍。實際專案調試就能體會，這個速率已經進入微波頻段，奈奎斯特頻率來到16GHz，諧波甚至突破20GHz。 很多工程師直接沿用PCIe 4.0的佈局經驗投板，結果出現各種偶發故障：冷啟動鏈路訓練失敗、高溫下隨機降速、壓力測試時鏈路斷開。回頭做訊號完整性分析，問題幾乎都來自PCB實體層：過孔殘樁、阻抗偏差、串擾過大、玻纖效應帶來的時序偏移。下面全部基於實板除錯經驗，整理PCIe 5.0的PCB設計重點。 一、板材選用與疊層、差分阻抗管控 PCIe 5.0差分Tx/Rx標準差分阻抗依舊維持85Ω，但公差絕對不能沿用4.0的±10%，量產專案務必和板廠約束到±5%以內。線寬、線距、介質厚度三者互相牽制，不能拿網路上的通用數值直接套用，一定要拿本專案的疊層參數丟給板廠做阻抗計算。 普通FR-4板材的介質損耗在高頻下會急劇惡化，如果通道總長偏長，一定得更換低損耗板材，Megtron 6、Nelco 4000-13SI都是業界常用料；若是板內Lane走線很短，也可以權衡成本不選最高等級。 玻纖效應是非常容易被忽視的。玻......

背鑽導孔：提升高速 PCB 中的訊號完整性

重點摘要 背鑽過孔可從鍍通孔中移除未使用的銅質孔樁，將殘留孔樁縮短至 0.15 mm（6 mil）以下。這能消除 5–10 Gbps 以上高速訊號中的阻抗不連續、反射與諧振問題。背鑽能帶來更佳的回波損耗、插入損耗、更低抖動與更清晰的眼圖，同時仍可保留簡單堆疊結構，成本也遠低於盲孔／埋孔。對任何孔樁長度超過 15 mil（0.381 mm）的設計，尤其是板厚超過 1.2 mm 的電路板，都應考慮使用背鑽，以確保 PCIe、5G 與 25G+ 設計中的可靠性能。 在 10 Gbps 及以上的高速 PCB 設計中，過孔孔樁會產生阻抗不連續，並透過反射與諧振劣化訊號品質。背鑽過孔透過在初始電鍍後，以機械方式移除未使用的銅質孔壁，只保留真正需要的電氣導通路徑，從而解決這個問題。這項製程可恢復傳輸線連續性，而不需要改變層疊結構或走線幾何。工程師會在製造說明中指定背鑽過孔，以在 5G、PCIe 與 SerDes 等多層板應用中獲得更乾淨的眼圖、更低抖動與可靠性能。 高速 PCB 需求持續成長 訊號傳輸面臨的挑戰 5 GHz 以上的高速訊號會將鍍通孔視為一段短傳輸線。當過孔只連接內層時，未使用的部分——也就是孔樁......

如何降低高速 PCB 設計中的插入損耗

重點摘要 降低插入損耗，是確保高速 PCB 可靠運作的關鍵。選用損耗因數（Df）較低的低損耗材料、最佳化走線與疊構設計、減少導通孔轉換、採用表面較平滑的銅箔，並運用精密製造技術，可顯著降低介電損耗與導體損耗。這些方法有助於維持良好的訊號完整性、擴大眼圖開口，並在多 Gigabit 設計中支援更高的資料傳輸速率。 您是否曾設計一條理論上看似完美的高速 PCB 通道，實際量測時卻發現接收端訊號與發射端相差甚遠？這種令人困擾的訊號功率衰減稱為「插入損耗」。它是現今高速 PCB 設計中最重要的效能指標之一，若未納入考量，資料連線可能在不知不覺中失效。插入損耗表示訊號沿傳輸線從一點傳至另一點時的總功率損失，通常以 S 參數表示，單位為分貝（dB）；正向傳輸使用 S21，反向傳輸則使用 S12。插入損耗最簡單的公式為： 插入損耗（dB）＝10 log10（Pout／Pin） 其中 Pout 是傳送至負載的功率，Pin 是輸入傳輸線的功率。由於被動通道不會使功率增加，依此公式計算的傳輸值必定為負值。－3 dB 代表訊號功率已降低 50%。 插入損耗如何影響訊號品質與資料傳輸速率 插入損耗增加時，接收端的訊號振幅......

低損耗 PCB：適用於 5G、RF 與高速設計的 Rogers 和 PTFE

重點摘要 採用 Rogers RO4003C、RO4350B 與 PTFE 層壓板等先進材料的低損耗 PCB，可大幅降低多 GHz 頻率下的介電損耗，進而提供優異的訊號完整性。這類電路板非常適合 5G、毫米波、RF 與高速數位設計；與標準 FR4 相比，插入損耗明顯較低、阻抗更加穩定，散熱效能也更出色。選擇合適的低損耗層壓板，並與 JLCPCB 等經驗豐富的製造商合作，工程師便能從原型製作至大量生產，持續獲得可靠的高頻效能。 訊號每通過 PCB 的一個區段，都會損失少量能量。對大多數消費性電子產品而言，這些損耗並不顯著；但如果電路需要在多 GHz 頻率下運作、應用於雷達系統，或用來建置 5G 網路基礎設施，每英吋多出數 dB 的額外損耗，都可能決定設計成敗。低損耗 PCB 正是為此改變整體設計條件。近年來，市場對低損耗材料的需求大幅成長；面對超過 25 Gbps 的資料速率，以及進入毫米波頻段的 RF 應用，標準 FR4 已難以跟上發展速度。 這些損耗會使訊號振幅衰減、眼圖偏斜，並產生會降低接收器靈敏度的帶內雜訊底限。對長距離走線與高工作頻率而言，工程師需要能維持良好訊號保真度的材料。本指南將說明......