PCIe 5.0 32GT/s PCB實體佈局對策：阻抗、等長與背鑽
1 分鐘
- 一、板材選用與疊層、差分阻抗管控
- 二、佈線細節、串擾抑制與AC耦合電容處理
- 三、長度匹配的實務尺度
- 四、過孔設計：背鑽是PCIe 5.0強制要求
- 五、100MHz REFCLK參考時鐘佈局
- 結語
AI伺服器、高階顯卡大量導入PCIe 5.0，32GT/s的傳輸速率相較PCIe 4.0直接翻倍。實際專案調試就能體會，這個速率已經進入微波頻段，奈奎斯特頻率來到16GHz，諧波甚至突破20GHz。
很多工程師直接沿用PCIe 4.0的佈局經驗投板，結果出現各種偶發故障：冷啟動鏈路訓練失敗、高溫下隨機降速、壓力測試時鏈路斷開。回頭做訊號完整性分析，問題幾乎都來自PCB實體層：過孔殘樁、阻抗偏差、串擾過大、玻纖效應帶來的時序偏移。下面全部基於實板除錯經驗，整理PCIe 5.0的PCB設計重點。
一、板材選用與疊層、差分阻抗管控
PCIe 5.0差分Tx/Rx標準差分阻抗依舊維持85Ω，但公差絕對不能沿用4.0的±10%，量產專案務必和板廠約束到±5%以內。線寬、線距、介質厚度三者互相牽制，不能拿網路上的通用數值直接套用，一定要拿本專案的疊層參數丟給板廠做阻抗計算。
普通FR-4板材的介質損耗在高頻下會急劇惡化，如果通道總長偏長，一定得更換低損耗板材，Megtron 6、Nelco 4000-13SI都是業界常用料；若是板內Lane走線很短，也可以權衡成本不選最高等級。
玻纖效應是非常容易被忽視的。玻纖紗與環氧樹脂Dk不一樣，差分P/N兩根線，如果一根長期走在玻璃紗上、另一根落在樹脂區，兩者傳輸延遲就會拉出差距，產生對內skew。實務兩種解決手段二選一：優先選用開纖玻纖布；若板材固定無法更換，高速差分走線相對於玻纖紋理旋轉10-15°斜向布線。
疊層規劃上，高速Lane差分線優先走內層帶狀線，上下兩側完整接地平面，不建議大量放在外層微帶線。
圖1. PCIe 5.0 32GT/s 高速鏈路整體架構圖
二、佈線細節、串擾抑制與AC耦合電容處理
BGA扇出區域空間緊張，線間距被壓縮屬於正常現象，但離開BGA扇出區後，不同差分Lane之間，務必拉開到3~5倍線寬的間距，壓制遠端串擾FEXT。同一組差分P/N保持緊耦合，全程維持固定間距，不要忽寬忽窄。
轉角地方禁止90°直角，直角拐角會造成局部阻抗突降。不要貪圖方便用單個45°尖角轉彎，優先大圓弧，或是雙45°緩衝轉折。
每條Tx通道都會串AC耦合電容，常見規格100nF、220nF。P/N兩側電容擺放、走線必須對稱。電容焊盤面積比走線更大，會帶來額外寄生電容，造成局部阻抗往下掉。工程上常用焊盤下方參考平面局部挖空來補償寄生，這個挖空尺寸不能隨意畫，要和PCB廠協調確認工藝極限，挖過頭反而帶來反效果。
三、長度匹配的實務尺度
PCIe雖然搭載CDR電路，可以恢復時鐘，但不是意味長度可以隨意亂拉。
差分對內skew（P跟N的長度差）：控制在5mil（0.1mm）以內。對內長度不一致，會把差模訊號轉換成共模雜訊，直接壓縮眼圖。補償蛇形線建議放在訊號發送端附近，不要貼近接收晶片BGA腳位。
Lane之間的對間長度差：x4/x8/x16寬通道，各Lane之間長差建議控制5-10mm。PCIe 5.0晶片內部Lane Deskew調節範圍雖然大，但不能把所有補償壓給晶片，過大的Lane skew會增加鏈路訓練失敗概率。
做等長補償的蛇形線，波幅至少3倍線寬。緊密擠在一起的蛇形繞線，會產生嚴重自我耦合，反而產生額外抖動，很多專案的訊號問題就出在這裡。繞線段盡量擺放在通道中段，避開晶片焊盤附近。
四、過孔設計：背鑽是PCIe 5.0強制要求
32GT/s頻率下，過孔殘樁Stub是毀掉通道性能的頭號元兇。訊號切換層的貫孔，未使用的殘留銅柱，相當於開路短線，在16GHz會發生諧振，S參數會出現很深的衰減陷波，高頻訊號直接被吸收。
所有PCIe 5.0高速訊號貫孔，一定要執行背鑽工藝，無法省成本。背鑽之後殘餘Stub長度上限8mil，條件許可追求5mil以內。每一個高速訊號過孔周圍，必須配備2-4顆對稱的接地回流過孔。地過孔分佈不對稱、離訊號孔太遠，換層位置的回流阻抗會惡化，引發反射。
圖2. PCIe 5.0 PCB 實體佈局細節
五、100MHz REFCLK參考時鐘佈局
PCIe 5.0參考時鐘為100MHz差分HCSL / LP-HCSL。整個系統的抖動預算非常吃緊，時鐘上引入的雜訊，沒有任何電路可以補償。
時鐘差分阻抗按照晶片手冊，多數為85Ω。佈線待遇等同最高等級的PCIe資料Lane。差分兩側加上包地保護走線，沿線密集打接地過孔，隔離DCDC開關雜訊與普通數位訊號。
時鐘差分線禁止跟PCIe高速資料Lane長距離平行走線，如果一定要相交，務必90度垂直交叉。拓撲按照時鐘IC手冊執行，H樹、星型拓撲優先，盡量避免長菊花鏈分支，分支反射會直接惡化時鐘抖動，後續會導致鏈路訓練不穩定。
結語
PCIe 5.0的32GT/s，容錯餘量遠遠小於PCIe 4.0，拿舊版本的經驗直接移植很容易踩坑。從板材選型、阻抗公差、玻纖效應防範，到AC耦合電容補償、嚴格的長度約束、背鑽工藝、參考時鐘隔離防護，每一項都是大量調試失敗總結出來的實務門檻。設計階段把約束落實，前期完成S參數仿真驗證，才能夠避免量產階段出現隨機、偶發的鏈路異常，減少多次改板的成本。
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