PCIe 5.0 32GT/s PCB實體佈局對策：阻抗、等長與背鑽
1 分鐘
- 一、板材選用與疊層、差分阻抗管控
- 二、佈線細節、串擾抑制與AC耦合電容處理
- 三、長度匹配的實務尺度
- 四、過孔設計：背鑽是PCIe 5.0強制要求
- 五、100MHz REFCLK參考時鐘佈局
- 結語
AI伺服器、高階顯卡大量導入PCIe 5.0，32GT/s的傳輸速率相較PCIe 4.0直接翻倍。實際專案調試就能體會，這個速率已經進入微波頻段，奈奎斯特頻率來到16GHz，諧波甚至突破20GHz。
很多工程師直接沿用PCIe 4.0的佈局經驗投板，結果出現各種偶發故障：冷啟動鏈路訓練失敗、高溫下隨機降速、壓力測試時鏈路斷開。回頭做訊號完整性分析，問題幾乎都來自PCB實體層：過孔殘樁、阻抗偏差、串擾過大、玻纖效應帶來的時序偏移。下面全部基於實板除錯經驗，整理PCIe 5.0的PCB設計重點。
一、板材選用與疊層、差分阻抗管控
PCIe 5.0差分Tx/Rx標準差分阻抗依舊維持85Ω，但公差絕對不能沿用4.0的±10%，量產專案務必和板廠約束到±5%以內。線寬、線距、介質厚度三者互相牽制，不能拿網路上的通用數值直接套用，一定要拿本專案的疊層參數丟給板廠做阻抗計算。
普通FR-4板材的介質損耗在高頻下會急劇惡化，如果通道總長偏長，一定得更換低損耗板材，Megtron 6、Nelco 4000-13SI都是業界常用料；若是板內Lane走線很短，也可以權衡成本不選最高等級。
玻纖效應是非常容易被忽視的。玻纖紗與環氧樹脂Dk不一樣，差分P/N兩根線，如果一根長期走在玻璃紗上、另一根落在樹脂區，兩者傳輸延遲就會拉出差距，產生對內skew。實務兩種解決手段二選一：優先選用開纖玻纖布；若板材固定無法更換，高速差分走線相對於玻纖紋理旋轉10-15°斜向布線。
疊層規劃上，高速Lane差分線優先走內層帶狀線，上下兩側完整接地平面，不建議大量放在外層微帶線。
圖1. PCIe 5.0 32GT/s 高速鏈路整體架構圖
二、佈線細節、串擾抑制與AC耦合電容處理
BGA扇出區域空間緊張，線間距被壓縮屬於正常現象，但離開BGA扇出區後，不同差分Lane之間，務必拉開到3~5倍線寬的間距，壓制遠端串擾FEXT。同一組差分P/N保持緊耦合，全程維持固定間距，不要忽寬忽窄。
轉角地方禁止90°直角，直角拐角會造成局部阻抗突降。不要貪圖方便用單個45°尖角轉彎，優先大圓弧，或是雙45°緩衝轉折。
每條Tx通道都會串AC耦合電容，常見規格100nF、220nF。P/N兩側電容擺放、走線必須對稱。電容焊盤面積比走線更大，會帶來額外寄生電容，造成局部阻抗往下掉。工程上常用焊盤下方參考平面局部挖空來補償寄生，這個挖空尺寸不能隨意畫，要和PCB廠協調確認工藝極限，挖過頭反而帶來反效果。
三、長度匹配的實務尺度
PCIe雖然搭載CDR電路，可以恢復時鐘，但不是意味長度可以隨意亂拉。
差分對內skew（P跟N的長度差）：控制在5mil（0.1mm）以內。對內長度不一致，會把差模訊號轉換成共模雜訊，直接壓縮眼圖。補償蛇形線建議放在訊號發送端附近，不要貼近接收晶片BGA腳位。
Lane之間的對間長度差：x4/x8/x16寬通道，各Lane之間長差建議控制5-10mm。PCIe 5.0晶片內部Lane Deskew調節範圍雖然大，但不能把所有補償壓給晶片，過大的Lane skew會增加鏈路訓練失敗概率。
做等長補償的蛇形線，波幅至少3倍線寬。緊密擠在一起的蛇形繞線，會產生嚴重自我耦合，反而產生額外抖動，很多專案的訊號問題就出在這裡。繞線段盡量擺放在通道中段，避開晶片焊盤附近。
四、過孔設計：背鑽是PCIe 5.0強制要求
32GT/s頻率下，過孔殘樁Stub是毀掉通道性能的頭號元兇。訊號切換層的貫孔，未使用的殘留銅柱，相當於開路短線，在16GHz會發生諧振，S參數會出現很深的衰減陷波，高頻訊號直接被吸收。
所有PCIe 5.0高速訊號貫孔，一定要執行背鑽工藝，無法省成本。背鑽之後殘餘Stub長度上限8mil，條件許可追求5mil以內。每一個高速訊號過孔周圍，必須配備2-4顆對稱的接地回流過孔。地過孔分佈不對稱、離訊號孔太遠，換層位置的回流阻抗會惡化，引發反射。
圖2. PCIe 5.0 PCB 實體佈局細節
五、100MHz REFCLK參考時鐘佈局
PCIe 5.0參考時鐘為100MHz差分HCSL / LP-HCSL。整個系統的抖動預算非常吃緊，時鐘上引入的雜訊，沒有任何電路可以補償。
時鐘差分阻抗按照晶片手冊，多數為85Ω。佈線待遇等同最高等級的PCIe資料Lane。差分兩側加上包地保護走線，沿線密集打接地過孔，隔離DCDC開關雜訊與普通數位訊號。
時鐘差分線禁止跟PCIe高速資料Lane長距離平行走線，如果一定要相交，務必90度垂直交叉。拓撲按照時鐘IC手冊執行，H樹、星型拓撲優先，盡量避免長菊花鏈分支，分支反射會直接惡化時鐘抖動，後續會導致鏈路訓練不穩定。
結語
PCIe 5.0的32GT/s，容錯餘量遠遠小於PCIe 4.0，拿舊版本的經驗直接移植很容易踩坑。從板材選型、阻抗公差、玻纖效應防範，到AC耦合電容補償、嚴格的長度約束、背鑽工藝、參考時鐘隔離防護，每一項都是大量調試失敗總結出來的實務門檻。設計階段把約束落實，前期完成S參數仿真驗證，才能夠避免量產階段出現隨機、偶發的鏈路異常，減少多次改板的成本。
持續學習
PCIe 5.0 32GT/s PCB實體佈局對策：阻抗、等長與背鑽
AI伺服器、高階顯卡大量導入PCIe 5.0，32GT/s的傳輸速率相較PCIe 4.0直接翻倍。實際專案調試就能體會，這個速率已經進入微波頻段，奈奎斯特頻率來到16GHz，諧波甚至突破20GHz。 很多工程師直接沿用PCIe 4.0的佈局經驗投板，結果出現各種偶發故障：冷啟動鏈路訓練失敗、高溫下隨機降速、壓力測試時鏈路斷開。回頭做訊號完整性分析，問題幾乎都來自PCB實體層：過孔殘樁、阻抗偏差、串擾過大、玻纖效應帶來的時序偏移。下面全部基於實板除錯經驗，整理PCIe 5.0的PCB設計重點。 一、板材選用與疊層、差分阻抗管控 PCIe 5.0差分Tx/Rx標準差分阻抗依舊維持85Ω，但公差絕對不能沿用4.0的±10%，量產專案務必和板廠約束到±5%以內。線寬、線距、介質厚度三者互相牽制，不能拿網路上的通用數值直接套用，一定要拿本專案的疊層參數丟給板廠做阻抗計算。 普通FR-4板材的介質損耗在高頻下會急劇惡化，如果通道總長偏長，一定得更換低損耗板材，Megtron 6、Nelco 4000-13SI都是業界常用料；若是板內Lane走線很短，也可以權衡成本不選最高等級。 玻纖效應是非常容易被忽視的。玻......
背鑽導孔：提升高速 PCB 中的訊號完整性
重點摘要 背鑽過孔可從鍍通孔中移除未使用的銅質孔樁，將殘留孔樁縮短至 0.15 mm（6 mil）以下。這能消除 5–10 Gbps 以上高速訊號中的阻抗不連續、反射與諧振問題。背鑽能帶來更佳的回波損耗、插入損耗、更低抖動與更清晰的眼圖，同時仍可保留簡單堆疊結構，成本也遠低於盲孔／埋孔。對任何孔樁長度超過 15 mil（0.381 mm）的設計，尤其是板厚超過 1.2 mm 的電路板，都應考慮使用背鑽，以確保 PCIe、5G 與 25G+ 設計中的可靠性能。 在 10 Gbps 及以上的高速 PCB 設計中，過孔孔樁會產生阻抗不連續，並透過反射與諧振劣化訊號品質。背鑽過孔透過在初始電鍍後，以機械方式移除未使用的銅質孔壁，只保留真正需要的電氣導通路徑，從而解決這個問題。這項製程可恢復傳輸線連續性，而不需要改變層疊結構或走線幾何。工程師會在製造說明中指定背鑽過孔，以在 5G、PCIe 與 SerDes 等多層板應用中獲得更乾淨的眼圖、更低抖動與可靠性能。 高速 PCB 需求持續成長 訊號傳輸面臨的挑戰 5 GHz 以上的高速訊號會將鍍通孔視為一段短傳輸線。當過孔只連接內層時，未使用的部分——也就是孔樁......
如何降低高速 PCB 設計中的插入損耗
重點摘要 降低插入損耗，是確保高速 PCB 可靠運作的關鍵。選用損耗因數（Df）較低的低損耗材料、最佳化走線與疊構設計、減少導通孔轉換、採用表面較平滑的銅箔，並運用精密製造技術，可顯著降低介電損耗與導體損耗。這些方法有助於維持良好的訊號完整性、擴大眼圖開口，並在多 Gigabit 設計中支援更高的資料傳輸速率。 您是否曾設計一條理論上看似完美的高速 PCB 通道，實際量測時卻發現接收端訊號與發射端相差甚遠？這種令人困擾的訊號功率衰減稱為「插入損耗」。它是現今高速 PCB 設計中最重要的效能指標之一，若未納入考量，資料連線可能在不知不覺中失效。插入損耗表示訊號沿傳輸線從一點傳至另一點時的總功率損失，通常以 S 參數表示，單位為分貝（dB）；正向傳輸使用 S21，反向傳輸則使用 S12。插入損耗最簡單的公式為： 插入損耗（dB）＝10 log10（Pout／Pin） 其中 Pout 是傳送至負載的功率，Pin 是輸入傳輸線的功率。由於被動通道不會使功率增加，依此公式計算的傳輸值必定為負值。－3 dB 代表訊號功率已降低 50%。 插入損耗如何影響訊號品質與資料傳輸速率 插入損耗增加時，接收端的訊號振幅......
低損耗 PCB：適用於 5G、RF 與高速設計的 Rogers 和 PTFE
重點摘要 採用 Rogers RO4003C、RO4350B 與 PTFE 層壓板等先進材料的低損耗 PCB，可大幅降低多 GHz 頻率下的介電損耗，進而提供優異的訊號完整性。這類電路板非常適合 5G、毫米波、RF 與高速數位設計；與標準 FR4 相比，插入損耗明顯較低、阻抗更加穩定，散熱效能也更出色。選擇合適的低損耗層壓板，並與 JLCPCB 等經驗豐富的製造商合作，工程師便能從原型製作至大量生產，持續獲得可靠的高頻效能。 訊號每通過 PCB 的一個區段，都會損失少量能量。對大多數消費性電子產品而言，這些損耗並不顯著；但如果電路需要在多 GHz 頻率下運作、應用於雷達系統，或用來建置 5G 網路基礎設施，每英吋多出數 dB 的額外損耗，都可能決定設計成敗。低損耗 PCB 正是為此改變整體設計條件。近年來，市場對低損耗材料的需求大幅成長；面對超過 25 Gbps 的資料速率，以及進入毫米波頻段的 RF 應用，標準 FR4 已難以跟上發展速度。 這些損耗會使訊號振幅衰減、眼圖偏斜，並產生會降低接收器靈敏度的帶內雜訊底限。對長距離走線與高工作頻率而言，工程師需要能維持良好訊號保真度的材料。本指南將說明......
電磁屏蔽與板邊側輻射：高頻高速PCB包邊銅製程及可製造性落地實操
普通低速設備、常規工業電路板，板材四周只是簡單裁切出來的裸邊，露出FR-4環氧玻璃基材。但如今數位訊號上升沿縮短到皮秒等級、工作頻率進入毫米波頻段，或是軍工、車載產品要通過嚴苛EMC輻射測試時，這塊不起眼的裸露板邊，就會變成輻射電磁幹擾的縫隙天線，向外部持續洩漏電磁雜波。 想要把外洩的電磁能量約束在多層板內部，同時搭建低阻抗的整機共地平面，PCB側邊鍍銅（Edge Plating）工藝，現在已經是通訊基地台、雷達主機板、高階伺服器硬體裡必不可少的設計方案。把電路板垂直側邊做成連續導電銅壁，不只是單純的結構補強，更是把電磁場邊界理論落地到三維電路板上的實用手段。 一、板邊電磁原理：高階產品為什麼一定要做側邊金屬化 想搞懂PCB側邊鍍銅的必要性，先理清多層板內部電磁場分佈規律。高速多層電路板裡，電源層、地層組合形成平行板波導結構。高速訊號跨層走線、電源迴路出現高頻瞬時雜訊時，電磁波會在電源層和地層之間來回反射震盪。 結合電磁場邊界條件分析：電磁波傳導到電路板物理邊緣時，FR-4板材介電常數約4.4，外部空氣介電常數僅1，兩者阻抗差異龐大。大部分電磁波會反射回板內，但仍有一部分電磁場會順著板材側邊向外洩......
幾何公差下的製造邏輯：PCB厚度選型與高速阻抗控制
在訊號邊緣速率進入皮秒級、硬體結構不斷輕薄化的當下，硬體架構師不能再將板厚視為圖紙上固定的靜態數值，而必須將其當作帶有分佈參數的動態物理變數，納入整體訊號完整性設計考量。 一、板厚規格的產業演變與場景分化 1. 1.6mm標準厚度的產業慣性 印刷電路板產業發展初期，基材多採用酚醛樹脂紙質層壓板（電木板），這類材料最早廣泛用於工業設備的絕緣墊片與配電盤，當時市場供應最穩定的公稱厚度即為1/16英吋。後續環氧樹脂玻纖基材（FR-4）成為產業主流，下游的自動化傳送軌道、板邊連接器卡槽、波峰焊夾具乃至元件引腳長度，都已圍繞1.6mm厚度形成了成熟的產業鏈配套體系，這一規格也因此沿用至今。 2．多層板時代的厚度分化趨勢 隨著硬體架構從雙面板發展到8層、12層甚至24層以上的高階多層板，固守單一板厚規格已無法滿足設計需求。為在有限的垂直空間內佈置更多訊號層與電源參考平面，板厚選型開始根據應用場景出現明顯分化： 消費性通訊終端：為配合外殼結構與Type-C等標準連接器介面，大多維持1.6mm或1.2mm的常規厚度 高速運算背板：需厚銅箔承載大電流、厚介質層拉開層間距，總厚度通常達2.0mm、2.4mm甚至3.2......