高速PCB阻抗控制：從設計到量產的關鍵細節

最初發布於 May 15, 2026, 更新於 May 20, 2026

1 分鐘

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做高速PCB設計這麼久，最深刻的體會就是：阻抗控制不是加分項，是高速電路能不能正常跑起來的門檻，沒做好阻抗，後面調訊號、修bug都是白費力氣。

一、為什麼高速電路一定要控阻抗？

低頻電路設計中，僅需考量導線的電阻參數，信號傳輸速率較低，傳輸過程通常具備較高穩定性。進入高速電路設計範疇後，信號波長與走線長度處於相近量級，傳輸線上的電磁波對路徑中的任何不連續結構均會產生顯著響應。

阻抗不匹配所引發的信號反射，其物理機制與光線在空氣與水兩種介質交界面處的折射、反射現象一致。高速信號經過過孔、地平面分割、線寬突變等阻抗不連續節點時，會產生能量反射，反射波與原始信號疊加後，將直接造成邏輯判決錯誤、信號邊沿抖動等失效現象，即便完成電路板焊接裝配，也無法實現正常功能。

PCB阻抗控制的核心要義，是保障信號從發射端到接收端的整個傳輸通路上，特徵阻抗始終保持連續一致，避免傳輸路徑中出現阻抗突變。

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圖1.PCB 受控阻抗傳輸線模型剖析圖 (Microstrip vs. Stripline)

高速 PCB 設計規範中，單端傳輸線 50Ω、差分傳輸線 90Ω/100Ω 的阻抗取值，並非主觀設定，而是行業經長期工程實踐與驗證形成的最優平衡參數。

1. 單端50Ω的由來

早期同軸電纜測試下，30Ω功率傳輸最強，77Ω訊號損耗最小，50Ω剛好是兩者的折中，兼顧功率和訊號品質，後來就成了RF和高速數位電路的通用標準。

2. 差分阻抗的實務要求

USB、PCIe、HDMI這類現代高速介面，全都看差分阻抗，一般鎖定90Ω或100Ω。差分對的阻抗不只看單根線寬，兩條線的間距更關鍵，緊耦合設計能抵消共模干擾，這是高速訊號完整性最基礎的優化手段。

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圖2. 差分線阻抗對幾何形狀與耦合效應示意圖

阻抗參數的精準設計無法僅憑工程經驗判定，需藉助專用阻抗計算工具（如Si9000、EDA軟件內置阻抗分析插件）完成理論核算；僅掌握參數錄入與仿真操作並非真正掌握阻抗設計，理解PCB製造環節的製程誤差規律，才是實現阻抗精準控制的核心。

決定阻抗的4個核心參數：

1. 走線寬度：線越寬，和參考平面的電容越大，阻抗就越低；

2. 介質厚度：訊號線離參考平面越遠，磁場耦合弱，阻抗會升高；

3. 介電常數：FR-4這類材料極化越強，阻抗就會跟著下降；

4. 銅厚：影響相對小，但細線路設計裡不能忽視。

新手最常踩的坑：算完理想參數就直接投板，完全沒考慮工廠蝕刻的側蝕公差，線寬實際會縮水，阻抗直接偏2-5Ω，量產直接出問題。

設計圖即使畫得完美，到了工廠製造階段，受控阻抗 PCB依然面臨挑戰。這兩個問題是行業內的隱形殺手：

1. 玻璃纖維編織效應

PCB基材是玻璃纖維織出來的，纖維和樹脂的介電常數不一樣，高速線如果剛好沿著纖維走，阻抗會週期性波動。10Gbps以上的設計，我們都會把走線旋轉10°~45°。

2. 銅箔粗糙度

高頻訊號有趨膚效應，只走銅箔表層。銅箔太粗糙，訊號路徑變長、損耗飆升，阻抗也會不穩定，所以高階高速板都會指定用低粗糙度銅箔（HVLP）。

PCB制板交付時，僅提交Gerber文件不符合規範設計流程，需同步附帶阻抗控制說明文件，方可避免加工環節出現阻抗參數偏離設計要求的問題。

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現在5G毫米波、AI伺服器越來越普及，PCB阻抗控制早就不是可選項，而是必備要求。做設計時，不只要會用阻抗計算工具，更要懂背後的物理邏輯，給工廠留好公差餘裕，才能避免量產時因為阻抗不一致整批報廢。

實務上遇到差分對相位偏移、遠端串擾過大，很多人忽略層間對位公差對差分阻抗的影響，針對特定疊層結構，用場求解器算精準數據，能解決絕大部分這類隱性問題。