高速 PCB 訊號轉換指南：Via、Backdrilling、回流路徑與阻抗控制

您是否曾經在 PCB Top Layer 上完成一條漂亮、長度完全匹配的高速走線，結果訊號一透過 Via 轉到 Inner Layer，原本良好的 Eye Diagram 就立刻崩掉？

訊號穿越 PCB Stackup、從一層轉到另一層的過程，就是Signal Transition（訊號轉換），而它也是高速 PCB 設計中最容易被低估的因素之一。

即使 Layer Change 只有幾百 µm，也足以讓原本沿著 Controlled-Impedance Trace 穩定傳輸的訊號，在通過 Via 後產生明顯失真。

當 Data Rate 超過數 Gbps 後，Via 就不能再被當成單純的「孔」。它會成為真正的 Circuit Element，具有自己的 Capacitance、Inductance，還可能留下未使用的 Copper Stub。

這段 Stub 在高頻時可能像共振器一樣產生 Resonance。

因此，PCB 能通過 DRC 只代表設計符合幾何規則；要讓 PCB 真正在高速下正常工作，還需要理解 Signal Transition 的電氣行為。

本文將說明什麼是 PCB Signal Transition、不良換層如何影響性能，以及實際設計與製造中如何建立更乾淨的高速訊號轉換。

無論您正在設計 DDR4、PCIe 或高速 SerDes Link，這些原則都直接適用於 Multi-Layer PCB。

PCB 設計中的 Signal Transition 是什麼？

Signal Transition 的定義，以及為什麼它對多層 PCB 如此重要

只要高速訊號跨越不同的 Routing Environment，就可以視為一次 Signal Transition，例如：

• 穿過 Connector
• 跨越 Plane Split
• 進出 Package Boundary
• 透過 Via 從一個 PCB Layer 切換到另一個 Layer

簡單來說，它就是訊號從一段 Transmission Line「交接」到另一段 Transmission Line 的位置。

正確設計的 Microstrip 或 Stripline，可以在同一 Reference Plane 上維持固定 Characteristic Impedance，例如：

• Single-Ended：約 50 Ω
• Differential：約 90–100 Ω

但只要訊號進入 Via，原本規律的幾何結構就會被打斷。

Via 會產生 Lumped Discontinuity。

原本 Return Current 可以沿著 Trace 正下方的 Reference Plane 流動，但當 Signal 換層後，Return Current 也必須找到新的 Reference Path。

這正是高速換層設計的核心：Signal 與 Return Current 必須被視為同一個系統。

如果訊號換層的同時，也提供簡單而低電感的 Return Path，Transition 就能保持平順。

如果 Return Current 被迫繞遠路，就會增加：

• Inductance
• Radiation
• Reflection
• EMI

PCB Layer Change 常見的訊號完整性問題

從 Schematic 上看，換層可能只是一顆 Via，但在實際高速 PCB 中，Layer Transition 可能同時帶來數種問題。

• Return Path 不連續： 如果訊號切換到參考不同 Plane 的 Layer，Return Current 也需要重新建立路徑。
• Stub Resonance： Through-Hole Via 未使用的 Copper Barrel 可能在高頻產生 Resonance。
• Impedance Mismatch： Via 的寄生 Capacitance 與 Inductance 通常與 Trace 不同，因此訊號會遇到 Impedance Discontinuity。更多原理可參考 Impedance Matching for High-Speed PCB Designs。

只要其中任何一項處理不當，整條原本設計良好的高速 Channel，就可能在 Via Transition 位置出現最差的性能瓶頸。

不良 Signal Transition 對 PCB 性能的影響

Reflection、Crosstalk 與訊號劣化

當訊號在 Via 遇到 Impedance Discontinuity 時，一部分訊號能量會反射回 Source。

Impedance Mismatch 越大，Reflection 就越嚴重。

例如原文舉例：如果原本是 50 Ω Transmission Line，而 Via Transition 的局部阻抗下降到約 35 Ω，就可能產生足以明顯影響 Channel 的 Reflection。

這些反射會直接消耗 Timing Margin 與 Voltage Margin。

而 Reflection 並不是唯一問題。不良 Transition 還會把電磁場輻射至鄰近結構，並將能量耦合到附近 Via 與 Trace，形成 Crosstalk。

在 BGA Breakout 等密集 Via Field 中，如果大量 Transition 沒有被妥善管理，就可能形成一個局部 Noise Source，影響周圍多條 Net。

在較厚 PCB 中，沒有經過 Backdrilling 的 Through-Hole Via 會從 Signal Exit Layer 一直延伸到 PCB 另一面，形成 Copper Stub。

這段 Stub 會近似 Open-Ended Quarter-Wave Resonator，在其 Resonant Frequency 產生明顯的 Insertion Loss Notch（S21）。

原文指出，對約 1.6 mm 厚 PCB 而言，較長的 Full-Length Via Stub，其共振點可能直接落入 10+ Gbps Link 的工作頻帶中。

對 Timing、EMI 與系統可靠度的影響

Transition 問題最終會影響整個系統。

Reflection 與 Resonance Notch 會扭曲 Receiver 端波形，造成：

• Eye Diagram Closure
• Jitter 增加
• Timing Margin 下降

對 DDR 等高速介面而言，Setup／Hold Window 的每一個 Picosecond 都很重要，因此 Transition 造成的 Jitter 可能直接侵蝕 Timing Budget。

此外還有 EMI 問題。

如果 Return Current 無法直接跟隨 Signal，電流就會在 Plane 上擴散，形成更大的 Current Loop。

EMC 設計最不希望看到的就是大型 Current Loop：Loop Area 越大，Radiation 與外部 Pickup 的風險通常越高。

原文指出，單一設計不良的 Layer Transition 甚至可能成為產品無法通過 CISPR 32 或 FCC Part 15 測試的原因之一。

最後，Marginal Transition 也會降低大量生產中的系統可靠度。

一片實驗室 Golden Board 勉強可以工作，不代表所有量產板在 Manufacturing Tolerance、Temperature 與 Aging 變化下都能維持相同結果。

良好的 Signal Transition 設計，就是為這些現實變異保留足夠 Margin。

最佳化 Signal Transition 的核心設計方法

Via 選擇、Backdrilling 與 Stub Reduction

第一個重要決策就是選擇正確的 Via Structure。

對 Thick Multi-Layer Board 而言，Through-Hole Via 留下的 Copper Stub 通常是高頻 Loss 的主要來源之一，因此減少 Stub 是優先工作。

主要有三種 Stub Control 方法：

1. Backdrilling： PCB 完成 Plating 後，再使用直徑略大的 Drill 從非使用端鑽入，移除 Via Barrel 中沒有參與訊號傳輸的部分，只保留真正需要的導電區段。

   這是 Thick Board 上約 5–10 Gbps 以上訊號常見的解決方式，可以把 Stub 控制在較短範圍。

2. Blind Via／Buried Via： Via 只連接真正需要的 Layer，因此不會形成完整 Through-Hole Stub。

   製造成本通常較高，但非常適合 HDI 與高密度設計。

3. Microvia： 原文列出的典型尺寸約為 100–150 µm，通常利用 Laser Drilling 製作，而且只跨越一層 Dielectric。

   在 HDI Stackup 中可以提供非常短的訊號轉換路徑與極小 Stub。

經驗法則：如果 Via Stub Length 接近或超過目標最高頻率對應波長的約 1/4，就應該處理 Stub Resonance。

原文指出，如果 Backdrilling 可以把剩餘 Stub 控制到約 0.2 mm 或更短，其 Resonance 通常可以被推到更高頻率，遠離主要工作頻帶。

Impedance Matching 與 Reference Plane Continuity

即使 Via Stub 已經被移除，Via 本身的阻抗仍需要調整至目標值。

其中非常重要的參數就是 Antipad，也就是 Reference Plane 在 Via Barrel 周圍的 Clearance。

基本關係如下：

• Antipad 越大 → Via Capacitance 越低 → Via Impedance 越高
• Antipad 越小 → Via Capacitance 越高 → Via Impedance 越低

透過 Field-Solver-Based Tuning，可以把 Via Transition 調整到接近 50 Ω，或符合特定 Differential Impedance Target。

Reference Plane Continuity 同樣非常重要。

最簡單的情況，是 Signal 換層前後仍然參考相同 Plane；或者兩個 Reference Plane 是相同 DC Net，並在 Via Transition 附近直接相連。

如果 Signal 換層時 Reference Plane 也發生改變，就必須為 Return Current 提供 Low-Inductance Path：

• Ground → Ground：如果前後兩個 Reference Plane 都是 GND，在 Signal Via 旁邊放置 Ground Stitching Via，使 Return Current 可以直接換層。
• Ground → Power 或不同 DC Plane：如果前後 Reference Plane 電壓不同，不能單純使用 Conductive Stitching Via，而應在 Transition 附近使用 Stitching Capacitor，為高頻 AC Return Current 提供跨 Plane 路徑。

應避免讓高速 Trace 跨越 Plane Split 或 Slot，因為這會迫使 Return Current 繞很長的路，破壞原本已經調整好的 Impedance 與 EMI 表現。

高速訊號 Layer Transition 規劃

很多 Signal Transition 問題，都可以在 Routing 之前透過 Stackup Planning 避免。

如果可能，應安排高速 Signal Layer 使用鄰近而且具有適合 Reference 的 Plane，讓 Return Path 更短、更容易預測。

對最重要的 Critical Net，也應盡可能減少 Layer Change，因為每一次換層都代表新的 Signal Integrity 風險。

如果 Transition 無法避免，就應在 Routing Lock 之前預留：

• Ground Stitching Via 空間
• Stitching Capacitor 空間
• 足夠的 Antipad Geometry

成熟的高速設計會把 Transition 當成 PCB Stackup 的一部分，而不是 Route 完之後才補救的細節。

複雜高速設計的進階考量

Differential Pair、高頻訊號與 Via 最佳化

Differential Pair 在 Transition 位置需要更加注意，因為兩個 Signal Via 必須盡量保持對稱。

如果兩邊的 Via Geometry 不一致，就可能造成 Differential Energy 轉換成 Common-Mode Noise，增加 Radiation 與 Signal Distortion。

常見方法之一是使用 GSSG（Ground-Signal-Signal-Ground）Via Pattern。

兩個 Signal Via 的外側各配置 Ground Via，使每一側 Signal 都具有距離較近的 Return Path。

依原文描述，這類結構可以降低 Transition 的 Differential Impedance，並提高 Common-Mode Rejection 能力。

對更高頻率的 Link，也可以使用完整 Via Fence，或類似 Coplanar Waveguide 的 Ground Ring 圍繞 Transition，以提高隔離。

原文列出一些業界經驗法則：

• 約 3 GHz 以下：換層時應提供距離較近的 Ground Return。
• 約 5 GHz 以上：需要更仔細調整 Antipad，並在 Transition 周圍使用 Stitching Via Array。
• 約 30 GHz 以上：Via Inductance 的影響非常明顯，因此很多設計會盡可能減少 Via 數量。

這些數字屬於原文中的經驗性指引，實際設計仍應根據 Stackup、Rise Time、Via Geometry 與 3D EM Simulation 判斷。

Signal Transition 的模擬與驗證方法

Via Transition 的高速行為很難只靠肉眼判斷。

簡單的 2D Impedance Calculator 通常假設均勻 Transmission Line，無法完整處理 Via、Stub、Antipad 與 Stitching Via 的三維電磁結構。

因此，高速設計通常會使用 3D Electromagnetic（EM）Field Solver 模擬完整 Transition。

主要分析結果包括：

• S-Parameters： Insertion Loss（S21）可以顯示 Via Stub Resonance Notch；Return Loss（S11）則可以反映 Via Impedance Matching 狀況。
• TDR（Time Domain Reflectometry）： 以距離顯示 Transmission Path 的 Impedance。Via Transition 處如果出現阻抗 Dip 或 Bump，就能直接看出來並進一步調整。
• Eye Diagram： 進行 End-to-End Channel Validation，確認目標 BER 下是否具有足夠 Margin。

在 PCB 製造之前完成 Simulation，通常遠比完成硬體後重新 Respining PCB 更便宜。

花數小時利用 EM Solver 找出 Transition 問題，可能避免數週「為什麼這條高速 Link 就是跑不起來」的 Debugging。

影響 Signal Transition 品質的 PCB 製造因素

Via Plating、Registration Accuracy 與 Process Control

即使 Transition Design 本身非常完整，最後仍需要 PCB 製造商精確把它實作出來。

Via Barrel Plating Quality 會決定孔壁是否具有：

• 平滑且均勻的 Copper
• Thin Plating
• Void

局部 Copper Thickness 不均可能改變 Via Transition 的實際 Impedance，嚴重時甚至形成可靠度問題。

Layer Registration Accuracy 也會直接影響 Antipad Tuning。

如果 Drill Center 相對 Antipad 發生偏移，Via 周圍 Clearance 就會變得不對稱，造成局部 Impedance 變化。

對 Differential Pair 而言，左右兩顆 Via 的幾何差異還可能形成 Skew。

高精度 Registration 可以讓實際 Stackup Geometry 更接近 Simulation Model。

Backdrilling 本身同樣需要嚴格控制 Drill Depth：

• 深度必須足以移除 Via Stub。
• 又不能過深到破壞最後一個 Active Layer Connection。

PCB 製造精度如何影響實際高速性能

Fabrication Tolerance 正是 Simulation 與真正 PCB 之間的差異來源。

高速 Controlled-Impedance Design 通常會具有一定製造容差；原文以約 ±10% 為常見目標範圍。

實際設計中，可以依下表選擇不同 Transition Technique：

如果 Registration、Plating 與 Drill Depth 都受到良好控制，實際製造出來的 PCB Geometry 才能真正接近 EM Simulation 中的模型。

JLCPCB 在高速 Signal Transition 製造方面的應用

針對高速 Transition 的 DFM Review

高速 Signal Transition 需要設計與製造兩端共同配合。

依原文說明，JLCPCB 在正式製造前提供 Automated Design for Manufacturability（DFM）檢查，可協助識別：

• Antipad 過小
• Via 與 Plane Edge 距離不足
• 其他可能造成 Fabrication Risk 的幾何問題

在生產之前發現問題，修正成本通常遠低於 PCB 已經完成後才發現高速性能不足。

原文同時指出，JLCPCB 可支援 Controlled-Impedance High-Speed PCB，並利用與 Stackup 對應的 Impedance Calculation 控制 Trace 與 Via Geometry。

原文列出的常見 Controlled-Impedance Tolerance 為約 ±10%。

精密 Via Processing 與 Layer Registration

JLCPCB 的相關製造方式與本文介紹的 Signal Transition 技術相互對應。

例如 Multi-Layer Board 可以使用 Backdrilling 移除 Via Stub。

高密度 Stackup 也可以根據實際製程需求使用：

• Via-in-Pad
• HDI Microvia
• Blind／Buried Via

對 Differential Transition 而言，Via Pair Symmetry 與 Antipad Centering 都非常重要，因為它們必須盡可能維持 EM Simulation 所假設的 Geometry。

再搭配乾淨而均勻的 Via Plating，才能讓設計中的 50 Ω Transition 在實際 PCB 上盡量接近目標。

大量生產中維持一致的 Signal Integrity

最後一個關鍵是 Consistency。

Prototype 上可以正常工作的 Transition，也應該能在大量 Production Unit 中維持相同表現。

這需要穩定控制：

• Plating
• Drilling
• Lamination
• Registration
• Impedance Geometry

當這些製程參數都能持續維持一致，高速 PCB 中的 Via 與 Layer Change 就不再只是可能破壞系統性能的弱點，而可以成為整條 Channel 中受到控制的正常結構。

PCB Signal Transition 常見問題

結論

Signal Transition 是每一片高速 PCB 中看似不起眼，實際上卻非常關鍵的結構。

一顆從某個 PCB Layer 連到另一層的 Via，不能只被視為一個孔。到了高速領域，它也是一小段 Transmission Structure。

如果沒有正確處理，Reflection、Stub Resonance 與不受控制的 Return Current 就會快速消耗整條 Channel 的 Signal Margin。

正確的：

• Via Selection
• Backdrilling
• Antipad Tuning
• Stitching Via／Stitching Capacitor
• Continuous Reference Plane

可以把原本可能成為整條高速 Channel 弱點的 Transition，轉換成更平順、可預測的訊號交接。

隨著 Data Rate 持續朝向 112 Gbps PAM4 甚至更高速率發展，Signal Transition Design 只會變得更加重要。

應在 PCB Routing 前就規劃 Transition，利用 3D Field Solver 進行驗證，並讓實際製造中的 Registration、Via Plating、Backdrill Depth 與 Controlled Impedance 都盡量還原設計 Geometry。

做到這一點後，PCB Signal Transition 就不再是一個令人頭痛的 Debugging 問題，而能成為高速硬體設計中的可控優勢。