PCB 設計中的阻抗控制初學者指南

最初發布於 May 20, 2026, 更新於 May 20, 2026

1 分鐘

1.    電路的阻抗：
2.    何謂阻抗匹配？
3.    PCB 設計中常用的阻抗走線：
4.    PCB 阻抗匹配設計注意事項：
結論：

當數位訊號從一處傳輸到另一處時，會導致訊號線的狀態發生變化。這種變化可被理解為電磁波在電路中傳播。反射發生在這個波遇到不同介質邊界時。在此邊界，部分波的能量會繼續作為訊號前進，其餘則被反射。此過程會重複，直到能量被電路吸收或散逸至環境中。

對電機工程師而言，此邊界通常由電阻抗的變化所定義。在 PCB 設計中，當訊號沿走線遇到阻抗不匹配時就會產生反射。這種不匹配會使部分訊號反射回源端，導致訊號完整性問題，如失真、雜訊與資料錯誤，尤其常見於高速數位或射頻電路。

1. 電路的阻抗：

在包含電阻、電感與電容的電路中，阻礙電流流動的總等效電阻稱為阻抗。阻抗由電阻性與電抗性元件組成。電阻會將電路能量以熱的形式耗散；可恢復的能量則存在於導體、電感與電容周圍及內部的電磁場中。

阻抗通常以符號「Z」表示，單位為歐姆 (Ω)，是一個複數，實部為電阻，虛部為電抗。阻抗是交流電路中電阻、電感與電容共同作用的結果。特定電路的阻抗並非固定，其值由交流頻率、電阻 (R)、電感 (L) 與電容 (C) 共同決定，因此會隨頻率變化而改變。

2. 何謂阻抗匹配？

阻抗匹配是一種確保訊號源或傳輸線與其負載相容的方法，可分為低頻與高頻匹配。在低頻電路中，波長相對於傳輸線較長，可忽略反射；然而在高頻電路中，波長較短，與傳輸線長度相當，反射訊號會疊加在原訊號上，改變其形狀並影響訊號品質。

訊號反射：

高頻時，電路行為會因邊緣電容與電感等寄生效應而改變。PCB 訊號走線也會表現出傳輸線特性，且走線上每一點都有阻抗。

因此，原始訊號會失真，發送端原本打算傳送的內容在到達接收端時可能已改變。為實現無失真訊號傳輸，PCB 訊號走線必須維持一致的阻抗。

3. PCB 設計中常用的阻抗走線：

阻抗匹配可有效減少或消除高頻訊號反射。常用的阻抗走線可分為以下四種：

⦁ 單端阻抗走線：

單端阻抗走線指 PCB 上單一走線的阻抗，通常分為 Microstrip 與 Stripline 兩大類。

⦁ Microstrip 走線：位於 PCB 外層的訊號走線，其正下方內層有參考接地平面。阻抗由走線寬度、走線與接地平面間介電層厚度及材料介電常數控制。

⦁ Stripline 走線：夾在兩個接地平面之間的訊號走線，通常位於 PCB 內層。阻抗由走線寬度、走線上下方介電層厚度及介電常數控制。

⦁ 差分對阻抗走線：

兩條平行且承載大小相等、方向相反訊號的走線，常用於高速資料傳輸。阻抗由走線寬度、兩走線間距及材料介電特性控制，標準阻抗值為 90–110 Ω。

⦁ 共面單端／差分對阻抗走線：

位於外層的訊號走線，同層兩側有接地平面。阻抗由走線寬度、走線與相鄰接地平面間距、下方介電層厚度及介電常數決定。標準阻抗值為 50 Ω（單端）、90–100 Ω（差分對）。

4. PCB 阻抗匹配設計注意事項：

PCB 走線阻抗的計算與量測：

若訂單需要阻抗控制，請務必以表格或圖示提供阻抗需求，並隨壓縮後的 PCB 檔案一併上傳。下圖列出常見走線阻抗值及其對應的線寬、間距與層別資訊。

使用 JLCPCB 阻抗計算器：

開啟 JLCPCB 的「阻抗計算器」，輸入阻抗值並選擇對應的疊構與其他相關參數（如板厚），即可在工程資料中設計對應的線寬與間距。

製造商重要提示：若訂單中「阻抗控制」選擇「是」，JLCPCB 將把阻抗控制在 ±10% 公差內；若選擇「否」，我們將不控制阻抗，但會確保線寬與間距在 ±20% 公差內。雙面板目前尚不提供阻抗控制服務。

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結論：

阻抗匹配是高速 PCB 設計的關鍵環節，可確保最佳訊號傳輸並維持訊號完整性。透過仔細考量阻抗值、線寬、間距、介電特性與參考層，設計人員能有效減少訊號反射與失真。採用阻抗控制走線並善用 JLCPCB 阻抗計算器等工具，可簡化設計流程並達成目標阻抗值。掌握適當的阻抗匹配技術，設計人員即可提升高速 PCB 的效能與可靠度，實現現代電子系統中電子訊號的無縫傳輸。

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