高速剛性 PCB 設計中的訊號完整性
1 分鐘
- 1. 訊號完整性基礎：
- 2. 何時該擔心訊號完整性？
- 3. 如何測試訊號完整性：
- 4. 眼圖分析：
- 5. 如何解決訊號完整性問題：
- 結論：
我們經常提到「訊號完整性」，它到底是什麼？是與訊號參數有關，還是與系統參數有關？簡單來說，當訊號經過一段導線或傳輸線時，從發送端到接收端，某些參數會發生變化。對於高速訊號而言，這種損失會更嚴重，導致資料遺失和訊號損壞。那麼，是哪一類訊號受到干擾？又是如何被改變的？我們已經討論了訊號在傳輸過程中改變特性的四個主要現象。
接著回答第二個問題：是哪一類訊號？基本上，如果是高頻訊號，就會是以更高速度切換的 0 與 1。一旦 0 變成 1 或 1 變成 0，就會發生資料遺失。沒錯，確實存在一些編碼修正技術，但那是另一個主題。為了解決這個問題，我們必須把疊構設計與阻抗控制等因素納入考量。設計團隊可透過追求更小的外型尺寸來提升完整性，這也能降低訊號中的寄生效應。本文將介紹訊號完整性的基礎、佈線策略，以及徹底解決或消除問題的方法。
1. 訊號完整性基礎：
在低頻時，走線只是單純的連線；然而在高頻時，同樣的走線會變成傳輸線，導致振鈴、反射、串音等不良效應。要在高速 IC 之間實現可靠通訊，就必須維持良好的訊號完整性。
電路板上的訊號品質可能因多種因素而劣化，這些因素可歸納為幾大類。上述所有因素在其他文章中亦有詳述，您應特別留意以下四個主要的不良訊號完整性領域：
1) 電磁干擾（EMI）：
根據 PCB 設計基礎，EMI 是由不想要的電氣脈衝引起的干擾。若高速傳輸未受妥善控制，就會產生電磁干擾與訊號損失。本質上這是一種天線效應，一顆晶片的電磁干擾會影響另一顆晶片，並在所有設計中持續發生。此類問題通常源自缺失的回返路徑。詳見我們的 EMI 專文。
2) 非預期電磁耦合（串音）：
在緊密佈線的導線之間，訊號可能發生非預期交互作用而產生串音，導致某一訊號干擾另一訊號。想像兩場並排的對話，如果距離太近，說話者可能因聽到對方而分心；同樣地，當電路板上的走線過於靠近，某一訊號可能「聽到」另一訊號，造成干擾。
3) 同時切換雜訊（接地彈跳）：
當電路板上有大量元件在高、低狀態之間切換時，電壓位準在變低時可能無法如預期回到接地電位。若低狀態的電壓彈跳過高，可能會被誤判為高狀態。當多個這種情況同時發生，電路可能出現錯誤或重複切換而失效。
4) 阻抗不匹配：
根據訊號完整性基礎，當走線上的電氣阻抗（阻抗）出現變化時，就會發生阻抗不匹配，這對進出積體電路的高速訊號尤其重要。此差異會造成訊號反射，導致訊號失真。詳見我們的阻抗不匹配專文。
2. 何時該擔心訊號完整性？
技術上，任何設計都會有某種程度的訊號完整性問題，但若非高速數位訊號，這些問題通常不會影響產品運作或產生過多雜訊。並非每塊 PCB 都需要採用高速設計方法。可依下列步驟判斷您的設計是否屬於此類：
⦁ 最高頻率內容（Fm）超過 50 MHz
⦁ 最快上升/下降時間（Tr）小於 10 ns
⦁ 資料傳輸速率大於 20 Mbps
⦁ 使用近似公式：Fm ≈ 0.5/Tr
3. 如何測試訊號完整性：
使用向量網路分析儀（VNA）進行 S 參數量測，以及使用標準測試位元流進行眼圖測試，是數位系統中最關鍵的兩項測試；當然還有其他可評估訊號完整性的測試。示波器通常用於位元錯誤率計算與眼圖，某些 VNA 也能產生眼圖。
評估數位通道時，眼圖量測與萃取出的位元錯誤率至關重要。它們提供總體評估，可量化損耗、由訊號反射引起的 ISI、抖動，以及等化調整的需求。
4. 眼圖分析：
沒錯，這是在實際系統中檢視訊號完整性的方法。它以發送端訊號為參考，與接收到的訊號進行比對，將兩者匹配後用「眼睛」繪製輸出。這是什麼樣的「眼睛」？如何從中量測並計算訊號完整性？這些問題在我們近期的眼圖部落格中都有說明。
在此只能簡單說明：若訊號失真越嚴重，眼形就越閉合；若訊號與輸入完全相同，則會得到完全張開的眼。參考上方圖片，您可看到兩種現象。
5. 如何解決訊號完整性問題：
維持訊號完整性的關鍵，在於明確定義接地，並在走線時讓接地盡量靠近關鍵線路。大多數 EMI 與訊號完整性問題，都可透過良好的疊構設計、電源與接地平面選擇，以及訊號層識別來解決。妥善設計的疊構對電源完整性也有顯著助益。
常見的疊構包含接地、電源與交替訊號層。低阻抗回返路徑搭配明確的走線阻抗，以及訊號鄰近接地，不僅可防止反射，還能降低 EMI 的發射與接收，並為不同層的訊號提供遮罩。以下是簡要指引與快速建議：
⦁ 高速訊號使用短而直接的走線。
⦁ 走線避免銳角，以減少阻抗變化。
⦁ 在訊號層下方使用實心接地平面，提供穩定回返路徑。
⦁ 差動對進行長度匹配，以最小化偏移。
⦁ 減少層切換，盡量使用微導孔。
結論：
總之，隨著電子系統演進，訊號完整性仍是硬質 PCB 性能的關鍵要素，尤其對高速設計而言。工程師只要仔細控制阻抗、降低反射、限制串音並選用適當材料，就能在設計中確保可靠的高速連線。在 PCB 設計初期即納入 SI 分析，可讓現代電子設備性能更佳、更可靠，並更快上市。資料損壞、位元錯誤率（BER）升高，或不符合電磁相容（EMC）規範，都是 SI 不佳的徵兆。
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PCB 設計中的阻抗控制初學者指南
當數位訊號從一處傳輸到另一處時，會導致訊號線的狀態發生變化。這種變化可被理解為電磁波在電路中傳播。反射發生在這個波遇到不同介質邊界時。在此邊界，部分波的能量會繼續作為訊號前進，其餘則被反射。此過程會重複，直到能量被電路吸收或散逸至環境中。 對電機工程師而言，此邊界通常由電阻抗的變化所定義。在 PCB 設計中，當訊號沿走線遇到阻抗不匹配時就會產生反射。這種不匹配會使部分訊號反射回源端，導致訊號完整性問題，如失真、雜訊與資料錯誤，尤其常見於高速數位或射頻電路。 1. 電路的阻抗： 在包含電阻、電感與電容的電路中，阻礙電流流動的總等效電阻稱為阻抗。阻抗由電阻性與電抗性元件組成。電阻會將電路能量以熱的形式耗散；可恢復的能量則存在於導體、電感與電容周圍及內部的電磁場中。 阻抗通常以符號「Z」表示，單位為歐姆 (Ω)，是一個複數，實部為電阻，虛部為電抗。阻抗是交流電路中電阻、電感與電容共同作用的結果。特定電路的阻抗並非固定，其值由交流頻率、電阻 (R)、電感 (L) 與電容 (C) 共同決定，因此會隨頻率變化而改變。 2. 何謂阻抗匹配？ 阻抗匹配是一種確保訊號源或傳輸線與其負載相容的方法，可分為低頻與高頻匹......
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PCB電源與地平面設計實戰筆記
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