細間距封裝下的測試難題：JTAG邊界掃描的實務細節

最初發布於 Aug 18, 2026, 更新於 Aug 18, 2026

2 分鐘

重點摘要

測試方式轉變：JTAG 邊界掃描捨棄外部物理探針，利用晶片內建的邊界掃描單元完成高密度 PCBA 的板級互連檢測。
IEEE 1149.1：透過 TCK、TMS、TDI、TDO 四線 TAP 存取端口，把測試向量送入晶片內部的邊界掃描單元，定位開路、短路及引腳電平卡死等缺陷。
BSDL 文件：BSDL 記錄晶片的 TAP 引腳、指令寄存器與邊界寄存器資訊，是 ATPG 自動產生板級互連測試程式的重要基礎。
DFT 設計：掃描鏈拓撲、TCK 訊號完整性、TAP 上下拉及測試模式進入條件，都應在 PCB 設計階段預先規劃。
擴大覆蓋：透過叢集測試，JTAG 還能利用支援邊界掃描的主晶片，對 DDR、SPI Flash、I2C 感測器等外圍器件進行檢測。

舊產線慣用的飛針測試、ICT 針床測試，本質都依賴物理探針接觸測試點來完成量測。面對如今的高密度設計，探針根本找不到下針的位置，幾千個 BGA 錫球的焊接是否虛焊、短路，傳統方法幾乎查不了。為了應對這個難題，業界逐步推廣開了 JTAG 邊界掃描技術——簡單說就是捨棄外部物理探針，改用晶片內建的數位電路來完成板級互連檢測。

這項技術改變的不只是測試方式，更是高密度 PCBA 的除錯思路：把測試的切入點，從板子外部的實體接觸，轉移到了晶片內部預留的數位檢測單元。

圖 1. 高密度 BGA 封裝 PCB

一、IEEE 1149.1 的核心原理：晶片裡的虛擬探針

JTAG 全稱是聯合測試行動小組，當初推出的這套測試規範，後來正式定為 IEEE 1149.1 國際標準。原理說穿了並不複雜：晶片設計時，廠商會在內部核心邏輯與外部引腳之間，嵌入一串可串聯的移位暫存器，也就是邊界掃描單元（BSC）。

實際執行時，測試設備不用碰板子上的任何元件焊點，只需要連接標準的四線 TAP 存取端口——包含 TCK 測試時鐘、TMS 模式選擇、TDI 數據輸入、TDO 數據輸出，就能把測試向量串聯輸入到每個邊界掃描單元裡。

整個測試邏輯分三步：

透過軟體控制發送端晶片的引腳，強制輸出指定的高低電平；
接收端晶片，會透過自身的邊界掃描單元同步捕獲引腳上的電平信號；
捕獲到的數據會透過 TDO 端口串行輸出，和預期的標準值做比對，就能精準定位兩晶片之間的開路、短路或是引腳電平卡死等製造缺陷。

這是 JTAG 不用拆晶片、不用接觸錫球，就能檢測 BGA 底部焊接品質的根本原因——所有檢測動作，都是透過晶片內部的電路完成的。

二、BSDL 檔：邊界掃描的導航說明書

BSDL 是邊界掃描描述語言的縮寫，這類文件一般由 IC 原廠提供，比如 Xilinx、Intel、NXP 都會對應自家晶片發布，本質是基於 VHDL 語言編寫的文本檔，詳細記錄了一顆晶片所有 JTAG 相關的硬體資訊。

一份完整可用的 BSDL 檔，通常會包含這些內容：晶片是否完全相容 IEEE 1149.1 標準、TAP 引脚對應的實際封裝位置、指令寄存器的長度與支援的操作指令（常見如 EXTEST、BYPASS、SAMPLE/PRELOAD），其中最核心的是邊界寄存器定義——它把晶片內部每一個移位暫存器，和外部的實體引腳相對應。

實際做板級測試開發時，自動測試生成軟體（ATPG）需要導入板上所有 JTAG 器件的 BSDL 檔，再搭配 PCB 的網表文件，交叉比對後才能自動生成完整的互連測試程式。專案啟動初期務必從原廠拿到和晶片封裝、版本完全對應的 BSDL 文件，這是順利導入邊界掃描的第一步。

三、設計階段就要顧及：JTAG 的 DFT 硬體設計要點

高測試覆蓋率和穩定的量產良率，從來不是靠產線末端補出來的，PCB 原理圖設計、佈局佈線階段就要把測試需求考慮進去。要讓 JTAG 在板子上穩定運行，有幾個設計細節必須注意。

1. 掃描鏈的串接拓撲

一塊板卡上如果有多顆支援 JTAG 的晶片，比如 FPGA、CPLD、MCU，常見做法是把它們串成一條菊花鏈：前一顆晶片的 TDO 輸出腳，接下一顆晶片的 TDI 輸入腳；TCK 和 TMS 信號則以並聯方式，同時連到鏈路上的所有器件。

圖 2. 標準的 JTAG 菊花鏈（Daisy Chain）拓撲架構

2. 時鐘信號與完整性

TCK 測試時鐘是整個邊界掃描系統的核心，一旦出現時鐘偏移、信號反射，就很容易造成移位數據出錯。佈線時 TCK 走線要儘量短且順暢，做好阻抗匹配。

另外 TAP 端口的控制信號，要根據規格配置合適的上下拉電阻，比如 TMS 和 TDI 通常加上拉，確保沒有外部驅動時，信號穩定在邏輯高電平，避免狀態機異常跳轉。

3. 測試模式的進入條件

不少 SoC、處理器不會自動進入邊界掃描模式，需要滿足特定的外部引腳電平條件，比如復位引腳保持低電平，或是設定對應的啟動模式組合。做 DFT 設計時，要確保測試機台能透過 JTAG 介面的預留控制腳，直接管控這些關鍵信號，避免測試過程中晶片意外啟動核心邏輯，干擾邊界掃描的正常運行。

4. 用叢集測試擴大覆蓋範圍

JTAG 的測試對象，不局限於本身帶 1149.1 功能的晶片。像 DDR 記憶體、SPI Flash、I2C 感測器這類不具備 JTAG 功能的器件，只要它們的控制引腳直接連在支援 JTAG 的主晶片上，就能透過主晶片的邊界掃描單元，對這些外圍器件發送讀寫時序來完成檢測。這就是業內所說的叢集測試，能大幅拓寬 JTAG 的測試覆蓋半徑。

結語

從研發階段原型板的硬體調試，到新產品導入量產時的缺陷篩選，JTAG 邊界掃描技術都能大幅降低對昂貴定製測試治具的依賴。它不僅解決了 BGA 這類高密度封裝帶來的測試盲區，這些年也逐步和系統內編程（ISP）、底層硬體除錯（比如 ARM CoreSight）深度結合，應用場景越來越廣。

對於硬體工程師來說，理解 IEEE 1149.1 的基本原理，在電路設計初期就落實好 JTAG 的 DFT 設計規範，是提升產品良率與長期可靠性的必備技能。在封裝越做越密、微觀走線越來越看不見的當下，這種基於晶片內部的數位化測試方式，已經成為 PCBA 品質把關不可或缺的一環。

JTAG 邊界掃描常見問題

問：什麼是 JTAG 邊界掃描？

JTAG 邊界掃描是一種利用晶片內建數位測試電路進行板級互連檢測的技術。晶片內部核心邏輯與外部引腳之間會嵌入可串聯的邊界掃描單元，測試設備不需要直接接觸 BGA 錫球或元件焊點，就能檢測晶片之間的開路、短路及引腳電平異常。

問：IEEE 1149.1 與 JTAG 有什麼關係？

JTAG 最初由聯合測試行動小組提出，這套邊界掃描測試規範後來正式成為 IEEE 1149.1 標準。它定義了晶片內部邊界掃描架構，以及 TAP 測試存取端口等基本機制。

問：JTAG TAP 介面包含哪些訊號？

原稿所介紹的標準四線 TAP 存取端口包含 TCK 測試時鐘、TMS 模式選擇、TDI 數據輸入及 TDO 數據輸出。測試向量透過 TDI 串聯輸入邊界掃描單元，捕獲的測試結果則透過 TDO 串行輸出。

問：為什麼 JTAG 適合檢測 BGA 封裝？

BGA 的大量錫球位於晶片底部，實體探針難以直接接觸。JTAG 的檢測動作透過晶片內部邊界掃描單元完成，因此不用拆除晶片，也不用直接接觸錫球，就能檢測 BGA 底部互連的開路與短路等問題。

問：BSDL 檔案在 JTAG 測試中有什麼作用？

BSDL 是邊界掃描描述語言文件，一般由 IC 原廠提供。內容包括 IEEE 1149.1 相容性、TAP 引腳位置、指令寄存器、支援指令及邊界寄存器定義。ATPG 軟體需要搭配 BSDL 與 PCB 網表，才能自動產生板級互連測試程式。

問：多顆 JTAG 晶片應如何串接？

常見方式是組成菊花鏈（Daisy Chain）。前一顆晶片的 TDO 接到下一顆晶片的 TDI，而 TCK 與 TMS 則並聯連接到鏈路上的所有器件，使測試資料可以依序通過整條掃描鏈。

問：JTAG 的 TCK 走線需要注意什麼？

TCK 是邊界掃描系統的核心測試時鐘。原稿指出，一旦產生時鐘偏移或信號反射，就容易導致移位數據錯誤，因此 TCK 走線應儘量短且順暢，並做好阻抗匹配。TMS 與 TDI 等控制訊號也需要按照規格配置合適的上下拉電阻。

問：什麼是 JTAG 叢集測試？

叢集測試是利用支援 JTAG 的主晶片，透過其邊界掃描單元控制與主晶片直接連接的外圍器件。即使 DDR 記憶體、SPI Flash 或 I2C 感測器本身沒有 JTAG 功能，也可以透過主晶片發送讀寫時序進行檢測，藉此擴大 JTAG 的測試覆蓋範圍。

問：為什麼 JTAG 的 DFT 設計應在 PCB 設計初期考慮？

原稿指出，高測試覆蓋率與穩定的量產良率不能只靠產線末端補救。掃描鏈拓撲、TCK 訊號完整性、TAP 控制訊號以及測試模式進入條件，都需要在 PCB 原理圖與佈局佈線階段預先考慮，才能讓 JTAG 在量產測試時穩定運行。