低 Df 材料：提升高速 PCB 訊號完整性

所有通過 PCB 的訊號都在悄悄損失能量，而原因就存在於基板本身。電路板材料的損耗因數越高，訊號在介電層中傳播時，就有越多電磁能量轉換為熱。在低頻下，這項影響可能不明顯；但當資料傳輸速率進入多 Gigabit 範圍，材料資料表上看似不起眼的 Df 數值，可能會決定設計得到清晰眼圖，還是無法通過相容性測試。

較高的損耗因數會大量消耗連線損耗預算，可能迫使設計縮短走線、增加等化處理，甚至重新改板。本文將深入說明損耗因數的意義、量測方式，以及低 Df 材料對現代高速與 高頻 PCB設計的重要性。我們也會討論實用材料選項、比較其特性，並介紹 JLCPCB 如何協助使用這些先進基板的工程師。

瞭解 PCB 材料的損耗因數

為高速設計選擇適當基板之前，必須先瞭解損耗因數的定義、它與介電常數的關係，以及為何在高頻下如此重要。

定義及其與介電常數的關係

損耗因數也稱為損耗角正切（tan δ），用來衡量交變電場通過介電材料時，有多少電磁能量被材料吸收並轉換為熱。以數學表示，它是複數介電率虛部與實部之比。

公式為：Df＝tan（δ）＝ε″／ε′

其中 ε′ 是介電率的實部，可用來得到介電常數 Dk；ε″ 則代表介電損耗。Df 越高，轉換為熱的能量越多，能以訊號形式傳播的能量就越少。介電常數（Dk）與損耗因數（Df）密切相關，但作用不同：Dk 控制訊號傳播速度與傳輸線阻抗，Df 則決定有多少訊號能量能抵達終點。可將 Dk 想像成公路的速限，而 Df 則是行駛過程中的燃料消耗量。

頻率越高，樹脂系統中的分子極化機制就越難跟上交變電場，介電損耗也往往隨之增加。因此，在 1 GHz 下可接受的材料，到了 10 GHz 或更高頻率時可能已不符合需求。

損耗因數如何影響高頻設計的訊號損耗

PCB 走線的訊號損耗主要來自兩項因素：導體損耗，也就是銅導體的電阻性損耗；以及介電損耗，也就是基板吸收的能量。在約 1 GHz 以下，導體損耗通常較為顯著；頻率提升至 1～2 GHz 以上後，介電損耗的重要性會逐漸增加，並可能成為整體插入損耗的主要來源。

介電材料對插入損耗的影響可近似表示為：

αd（dB/inch）＝2.3 × f × √Dk × Df／c

其中 f 是工作頻率（Hz），Dk 是介電常數，Df 是損耗因數，c 是光速。此關係顯示介電損耗與頻率及損耗因數成正比。從實際角度來看，若其他條件保持不變，工作頻率加倍時，單位長度的介電損耗也會約略加倍。

如何量測損耗因數

知道資料表上的 Df 數值是一回事，瞭解該數值如何取得，以及它對實際設計頻率代表什麼意義，同樣重要。

常見測試方法與標準

量測損耗因數有多種標準方法，各自適用於不同頻率範圍與精度要求。

平行板電容法：將基板試片置於兩個導電電極之間作為電容器，量測電容量與介電損耗，再計算 Dk 與 Df。此方法常用於相對較低的頻率（1 MHz～1 GHz），也經常出現在 PCB 材料資料表中。

帶狀線共振器法：使用待測基板製作帶狀線共振器，再量測結構的共振頻率與品質因數（Q 值），並據此萃取 Dk 與 Df。由於測試結構非常接近實際 PCB 傳輸線，結果通常能代表真實電路板的效能。

平衡圓盤共振器法：此方法的原理與帶狀線共振器類似，但採用圓盤共振器幾何結構。它在微波頻率下具有高準確度，廣泛用於高階 RF 與高速材料特性量測。

如何解讀不同應用的 Df 數值

閱讀資料表上的 Df 時，務必確認測試頻率。某種材料在 1 MHz 下標示 Df＝0.015，在 10 GHz 下可能變成 Df＝0.022。Df 的頻率相依性非常重要，卻經常被忽略。以下是 Df 範圍及其典型適用情境的實用分類：

損耗因數對 PCB 效能的影響

訊號衰減與資料傳輸速率限制

每條高速串列連線都有損耗預算。發射器送出訊號的振幅，與接收器經過等化後仍能辨識邏輯位準的最低振幅之間存在差距。通道插入損耗在高頻下主要受到介電損耗影響，也會決定在訊號無法可靠辨識之前，走線所能允許的最大長度。

以下是幾項實際影響：

PCIe Gen5（32 GT/s、NRZ）：規格在奈奎斯特頻率 16 GHz 下允許約 36 dB 的通道插入損耗。若使用標準 FR4，僅 6 英吋走線就可能消耗相當比例的預算，留給連接器、導通孔及封裝內佈線的餘裕十分有限。

5G 毫米波（28 GHz、39 GHz）：標準 FR4 在這些頻率下幾乎無法提供可接受的效能，通常需要 PTFE 基材或特殊陶瓷填充低 Df 基板。

Df 增加時，眼圖品質也會隨之劣化。介電損耗的頻率相依性會形成低通濾波效應，使數位訊號邊緣變得圓鈍，進而增加抖動、降低眼高與眼寬，並限制最終可達成的位元錯誤率（BER）。

熱效應與可靠度考量

介電材料吸收的能量並未消失，而是轉換為熱。對高功率 RF 或具有大量作用中通道的高密度高速數位設計而言，介電發熱可能成為電路板熱負載的重要來源。

過度介電發熱會引發多項可靠度問題：

• Dk 隨溫度改變：基板受熱時，Dk 會產生變化並影響阻抗及傳播延遲，造成緊密差動對與匯流排的時序不確定性。
• 樹脂系統加速老化：溫度升高可能加速環氧樹脂或其他樹脂基體的化學老化，縮短電路板可用壽命。
• 熱循環應力：熱梯度會對鍍通孔及導通孔孔壁產生應力，在厚型多層板中尤其明顯。

一般數位設計的熱負載通常以元件發熱為主，而不是介電發熱；但在高功率 RF 電路板，例如主動式天線陣列或功率放大器中，選擇低 Df 材料不只是訊號完整性決策，也是熱管理決策。

選擇低 Df 材料以獲得理想效能

常見低 Df 基板及其特性

市場提供各種低 Df 材料，從強化型 FR4 到特殊 PTFE 基材系統都有。以下比較常見選項：

趨勢相當明顯：Df 越低，材料通常越昂貴，製造難度也往往越高。工程上的挑戰在於滿足訊號完整性要求，同時控制預算。

平衡 Df、成本與可製造性

實際上，許多高速設計會採用混合疊構，而不是整片電路板全部使用低 Df 材料。做法如下：

• 找出關鍵訊號層：識別承載最高速訊號的層別，例如 SerDes 通道、RF 走線及時脈分配。
• 只在必要位置使用低 Df 材料：針對關鍵訊號對，在相關核心板及相鄰半固化片層使用 Megtron 6 或同等材料。
• 其他位置使用標準或中等損耗材料：電源平面、低速控制訊號及機械支撐層可使用標準 FR4 或中等損耗材料。
• 確認相容性：並非所有材料都能良好接合。應確認熱膨脹係數（CTE）匹配、迴焊相容性，以及製造商建議的混合疊構組合。

JLCPCB 的低 Df PCB 製造能力

優質低 Df 材料與先進製程

JLCPCB 提供的不只是 FR4，而是完整的材料選擇。高速與高頻專案的工程師可選用多種低 Df 基板，包括常見的生益、Panasonic Megtron 系列、Rogers 及 Isola 材料。

多樣化材料會搭配先進製造技術，包括阻抗控制製程、雷射鑽微孔、複雜 HDI 逐次壓合及嚴格公差蝕刻。對採用 PTFE 基材的 RF 與毫米波設計而言，介電層厚度及銅層對位都會顯著影響成品的 Dk 與 Df 表現；JLCPCB 的製程控制可維持這些參數的一致性。

確保訊號效能一致的可靠生產

對高速通道而言，不同電路板與不同生產批次之間的一致性，和材料特性本身同樣重要。Df 變化 10% 對一般數位電路板可能影響不大，卻可能決定處於規格邊緣的 56G PAM4 通道能否正常運作。

JLCPCB 的品質管理包括進料檢驗、製程中阻抗測試（TDR 與網路分析儀），以及出貨前電性驗證。電路板可依 IPC-6012 Class 2 與 Class 3 標準製造，以確保成品符合設計所需效能。標準規格最快可於 1～2 天內完成，讓原型開發工程師能及時取得實體電路板，並將通道模擬結果與實際量測的 S 參數資料進行比較。

損耗因數常見問題

結論

損耗因數是選擇PCB 材料時不可忽視的重要參數。當頻率超過數 GHz，介電損耗可能成為最大的損耗機制，標準 FR4 往往無法達到現代串列通訊協定與 RF 系統所需效能。選用低 Df 材料是一項工程決策，必須瞭解所需頻率、對應疊構，並經常透過混合材料方案平衡效能與成本。解讀任何公開 Df 數值時，除了數值本身，也必須考量其背後的量測方法及測試頻率。