高密度板測試覆蓋率攻堅：PCB 製造測試中的 JTAG 邊界掃描
1 分鐘
- 一、邊界掃描工作原理
- 二、邊界掃描能覆蓋與無法覆蓋的範圍
- 三、導入過程中的兩大實務障礙
- 四、可測試性設計（DFT）實務準則
- 結論
- JTAG 邊界掃描與 PCB 測試常見問題
- 推薦閱讀
隨著球柵陣列（BGA）封裝普及，針床治具的探針無法接觸元件底部的節點，使用飛針測試一片複雜主機板可能需要半小時以上，新產品導入（NPI）階段還需要額外支出治具費用。雙面高密度電路板的情況更加棘手：板面布滿元件，測試點難以安排，傳統電路內測試（ICT）的覆蓋率也受到限制。邊界掃描測試正是為了處理這類測試盲區，但許多團隊直到客戶進行工廠稽核時，才發現設計階段根本沒有預留相關資源。
IEEE 1149.1 標準（俗稱 JTAG）在晶片各個輸入／輸出（I/O）接腳旁嵌入掃描單元，透過 TCK、TMS、TDI 與 TDO 四條訊號線，就能驅動及讀取接腳狀態，不依賴實體探針接觸。對於測試治具無法接觸的BGA 互連，邊界掃描能在不拆開封裝的情況下，逐一檢查網路是否存在開路或短路，這正是它的重要價值。
注意事項
JTAG 邊界掃描的價值，在於突破封裝限制以檢查數位互連，但它不能取代所有 PCB 測試。設計階段預先規劃掃描鏈、準備邊界掃描描述語言（BSDL）檔案並預留測試點，才能真正提高量產測試覆蓋率。
一、邊界掃描工作原理
掃描鏈上每顆相容晶片的內部，都包含測試存取埠（TAP）控制器、指令暫存器與資料暫存器群。TAP 控制器是一個具有 16 個狀態的有限狀態機，而與接腳並聯的邊界掃描暫存器，則是測試的核心。執行外部測試指令（EXTEST）時，驅動單元會將預設邏輯準位送至接腳，相鄰晶片的接收單元再讀回實際值，逐一比對各個網路，以檢查互連開路、短路與虛焊。旁路指令可略過不參與測試的晶片，識別碼指令（IDCODE）則用於上電自我檢查時確認晶片身分。整個過程只需要一份描述掃描鏈結構的 BSDL 檔案，測試程式便可由軟體自動產生。
圖：JTAG 邊界掃描鏈工作原理示意圖
二、邊界掃描能覆蓋與無法覆蓋的範圍
邊界掃描的強項是數位 I/O 互連，包括 BGA 貼裝偏移造成的虛焊、網路開路及相鄰網路短路，這些正是治具測試容易遇到的盲區。它還能支援在線燒錄快閃記憶體，以及產品投入使用後的現場診斷，在免治具的新產品導入階段尤其有助於節省成本。
不過，它的限制同樣明確：電源網路、類比訊號與射頻通路不在掃描單元的覆蓋範圍內，晶片內部故障也無法透過這種方式直接檢出。實際策略是使用飛針測試檢查裸板開路與短路，使用邊界掃描檢查貼裝與互連，最後再進行功能測試，透過三者搭配建立完整的PCB 可測試性設計體系。
三、導入過程中的兩大實務障礙
掃描鏈不完整或文件資料不足。晶片雖然標示支援 IEEE 1149.1，但製造商提供的 BSDL 檔案可能存在語法不完整、專有指令說明不清楚，或晶片改版後檔案未同步更新等問題。此外，若掃描鏈混用 3.3 V 與 1.8 V 電壓域的元件，邏輯準位不匹配也可能導致整條掃描鏈無法運作。
缺乏測試策略。原理圖階段沒有規劃，PCB 上甚至未預留JTAG 連接器；或雖然保留了連接器，卻沒有定義任何測試流程。如此一來，邊界掃描就只能作為研發除錯介面，無法真正改善量產測試。
四、可測試性設計（DFT）實務準則
1原理圖階段確認測試資源
- 選型時確認晶片的 IEEE 1149.1 相容性，同時收集 BSDL 檔案，核對檔案與晶片修訂版本的對應關係，並將檔案納入版本控制管理。
- 保持掃描鏈上的電壓域一致，明確定義測試重設（TRST）接腳的上拉或下拉配置，預留 JTAG 連接器或板邊測試點，並清楚定義量產時是否啟用。
JTAG 量產導入重點
文件：確認 BSDL 檔案語法完整，並與晶片修訂版本一致。
電壓：統一掃描鏈的電壓域，避免直接混接 3.3 V 與 1.8 V 元件。
測試：將 JTAG、飛針測試或電路內測試（ICT）、功能測試，以及覆蓋率報告納入同一套流程。
2PCB 佈局階段建立測試通路
- 在 TCK 與 TMS 訊號線上串聯 22～33 Ω 電阻，以抑制振鈴。四條 JTAG 訊號線應搭配接地線佈線，TCK 頻率則依掃描鏈中速度最慢的元件設定。
- JTAG 測試點直徑不小於 0.8 mm，間距依治具探針規格預留，同時兼顧未來採用針床與飛針兩種測試方式的需求。
3整合測試流程與覆蓋率管理
- 將流程分為三個階段：先以飛針測試檢查裸板開路與短路，再以邊界掃描檢查貼裝互連並完成燒錄，最後進行功能測試，各階段的資料均須歸檔。
- 以網路覆蓋率作為驗收指標，目標不低於 90%。未覆蓋的網路應逐一列出，並透過功能測試補足，相關報告隨貨提交。
圖：JTAG 邊界掃描實施圖
結論
JTAG 邊界掃描並不是新技術，但在高密度電路板時代，它已從除錯工具成為量產測試的主要方法之一。成功導入的關鍵不在測試端，而在設計端：晶片選型時確認 BSDL 檔案、統一扫描鏈電壓，並提前安排連接器與測試點。可測試性設計（DFT）在原理圖階段投入一個下午，可能省下量產階段數十萬的治具費用，以及大量返修工時。
JTAG 邊界掃描與 PCB 測試常見問題
問：什麼是 JTAG 邊界掃描？
JTAG 邊界掃描依 IEEE 1149.1 標準運作，透過 TCK、TMS、TDI 與 TDO 控制晶片內部的掃描單元，在不依賴實體探針接觸的情況下，檢查數位輸入／輸出（I/O）互連。
問：邊界掃描可以檢查哪些 PCB 缺陷？
它適合檢查 BGA 虛焊、網路開路、相鄰網路短路與部分貼裝互連問題，也能支援快閃記憶體燒錄和現場診斷。電源、類比、射頻與晶片內部故障，則不在主要覆蓋範圍內。
問：JTAG 邊界掃描需要哪些文件？
掃描鏈上的每顆晶片，都需要對應版本的邊界掃描描述語言（BSDL）檔案，用來描述測試存取埠（TAP）控制器、指令暫存器、資料暫存器與掃描鏈結構。BSDL 檔案必須與晶片修訂版本一致。
問：PCB 設計時應如何預留 JTAG 測試資源？
原理圖階段應確認晶片的 IEEE 1149.1 相容性、統一扫描鏈電壓域、規劃 JTAG 連接器或板邊測試點，並在設計文件中明確定義量產測試流程。
問：JTAG 測試點有哪些 PCB 佈局要求？
TCK、TMS 等高速控制線可串聯 22～33 Ω 電阻，以抑制振鈴。測試點直徑建議不小於 0.8 mm，間距則依針床與飛針治具的規格預留。
問：邊界掃描能完全取代電路內測試或飛針測試嗎？
不能。飛針測試或電路內測試（ICT）適合開路、短路與電氣測試，邊界掃描適合數位互連與貼裝檢查，功能測試則驗證產品實際運作。三者搭配，才能建立完整的測試覆蓋範圍。
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