如何為高速且可靠的設計打造完美的 PCB 疊構

你是否曾經完成一片漂亮的 6 層 PCB 佈局，DRC 全部通過，卻在送廠後仍擔心訊號完整性問題？很多時候，問題可能不是你的走線，而是 PCB 疊構。層疊結構是任何多層板的結構基礎；錯誤的選擇，可能悄悄破壞即使最用心佈線的設計。設計良好的 PCB 疊構會定義訊號路徑、電源分配方式，以及電路板抑制電磁干擾的能力。無論你正在設計 USB 3.0 集線器，還是 DDR4 記憶體介面，性能都從疊構開始。今天，我們將完整介紹 PCB 疊構設計所需了解的重點，從層排列與對稱設計，到材料選擇、阻抗設計與製造考量。

為什麼良好的 PCB 疊構設計如此關鍵

疊構在訊號完整性與電源完整性中的角色

PCB 上的任何高速訊號都是一條傳輸線。這條傳輸線的阻抗，取決於走線寬度、到參考平面的距離，以及走線與參考平面之間材料的介電常數。這三項參數全都由疊構決定。為確保訊號完整性，最佳化製造的疊構會在關鍵網路上提供阻抗控制。USB 3.0 需要 90 歐姆差分阻抗，PCIe 需要 85 歐姆，DDR4 的資料線也必須透過阻抗控制仔細匹配。若沒有正確疊構，幾乎無法穩定達成這些目標。

為了實現電源完整性，疊構會定義電源傳輸網路的表現。當電源平面與接地平面彼此靠近時，會自然形成分布電容，也常稱為平面間電容。若一組緊密耦合的電源與接地平面之間介電層間距為 4 mil，約可產生 90 pF/平方英吋的電容。這種固有電容可用來降低高頻雜訊，而不需要額外增加去耦元件。

不良疊構選擇造成的常見問題

規劃不良的疊構會導致一些在製造完成後很難且成本高昂才能解決的問題：

• 阻抗不匹配：介電層厚度設定不準確會導致阻抗不匹配，進而造成訊號反射與眼圖品質不佳。
• 過度串擾：若兩個訊號層之間沒有接地平面隔開，走線之間可能產生 NEXT 與 FEXT 串擾。
• EMI 輻射：沒有連續參考平面的訊號，會在板邊與回流路徑缺口處輻射電磁能量。
• 翹曲與分層：不對稱疊構會造成壓合應力不均，進而導致翹曲與焊點可靠性問題。
• 電源雜訊：若電源與接地平面相距過遠，就無法提供足夠低的平面間電容。

這些問題會隨著訊號速度提高而變得更嚴重。100 MHz 設計或許還能容忍普通疊構，但 5 Gbps SerDes 連線就不行。

有效 PCB 疊構設計的關鍵原則

層排列、對稱性與平衡規則

對稱性是疊構設計的第一條規則。電路板中心線上方的層排列，應該與中心線下方的層排列互相鏡像。這不只是設計偏好，而是製造上的必要條件。不對稱疊構會在壓合冷卻過程中產生差異應力，導致電路板翹曲。

對標準 4 層板而言，經典排列如下：

這種設計可讓每個訊號層都有相鄰參考平面來控制阻抗，而 GND 與 VCC 平面則形成鬆散耦合的平面對，用於電源傳輸。在 6 層與 8 層設計中，同樣概念仍然適用。只要可行，應盡量讓訊號層與平面層交錯排列。

阻抗控制與參考平面策略

阻抗控制是從疊構開始，而不是從佈線開始。微帶線或帶狀線疊構中，走線特性阻抗由三項疊構參數決定：介電層厚度、介電常數（Dk）與銅厚。在 FR4（Dk 約 4.2 至 4.5）的微帶線中，若至參考平面的介電層厚度為 4 mil，4 至 5 mil 的走線寬度通常可達成 50 歐姆單端阻抗。以下是參考平面管理中最重要的策略：

1. 每一個訊號層都應在相鄰層擁有連續參考平面。

2. 高速差分對應使用接地平面作為參考，而不是電源平面。

3. 當訊號透過導通孔換層時，兩個參考平面應盡量為相同網路。否則，應在回流電流附近加入接地縫合導通孔。

4. 不要讓高速訊號路徑跨越被分割的接地平面。被迫繞路的回流電流會形成巨大迴路，並輻射 EMI。

5. 使用接地縫合導通孔抑制板邊之間的平面腔體共振。

選擇合適的材料與配置

低損耗層壓板與預浸材選項

FR4 是 PCB 產業中的主力材料，其 Dk 約為 4.2–4.7，Df 約為 0.017–0.025。對於頻率低於 3 GHz 的設計，標準 FR4 相當合適且具成本效益。當頻率高於 5 GHz 時，介電損耗就會成為關鍵問題。這時低損耗層壓板就會派上用場：

預浸材（prepreg，預浸玻纖布）是在壓合時用來黏合銅箔與芯板層的材料。常見標準玻纖布型號包括 106、1080、2116 與 7628，它們具有不同樹脂含量與厚度。較薄的預浸材（106、1080）適合緊密介電層間距；較厚的預浸材（2116、7628）則具備更高機械強度。

不同應用中的標準疊構與客製疊構

並非所有設計都需要客製疊構。對多數應用而言，使用製造商的標準疊構，在成本與交期上更具效益。

標準疊構適合以下情境：

• 通用型 2 層與 4 層板，中等速度設計。
• 阻抗公差較寬鬆的設計（10% 以內）。
• 低於 200 MHz 的 IoT 裝置與消費性電子產品。
• 對成本敏感的原型設計。

以下情況需要客製疊構：

• 阻抗公差需要控制在 ±5% 或更低。
• 需要混合材料結構，例如 Rogers 芯板搭配 FR4 預浸材。
• 具有微導通孔與順序壓合的 HDI 結構。
• 高頻阻抗控制需要特定介電層間距。

申請客製疊構時，務必提供阻抗需求、關鍵工作頻率與偏好的材料選項。這能協助製造商同時最佳化性能與可製造性。

可靠實作疊構的製造考量

壓合精度與對位精度

壓合：是透過熱與壓力將多層 PCB 的所有層黏合在一起的製程。預浸材樹脂會流動並填入空隙，接著固化形成堅固的介電層。這個步驟會直接影響最終介電層厚度與阻抗值。

常見壓合參數包括：

• 依樹脂系統不同，將溫度升至 170–185°C。
• 施加 250–400 PSI 壓力，以確保均勻黏合。
• 在最高溫度下固化 60–90 分鐘。
• 受控冷卻，以降低熱應力與翹曲。

對位精度用來衡量每一層與其他層之間的對準程度。標準多層 PCB 的對位精度通常約為 2 至 3 mil。若是使用微導通孔的 HDI 設計，則需要更嚴格的對位公差，通常為 1 mil 或更低。導通孔與焊墊對位不良，以及阻抗變化，都可能來自不佳的對位精度。

確保厚度均勻與無空洞結果

介電層厚度必須保持均勻，才能讓整片板上的阻抗維持一致。厚度變化可能由多種因素造成：

1. 銅密度變化：厚銅區域會讓樹脂流動空間變少，造成局部厚度變化。這可透過所有層的銅平衡來抵消。

2. 樹脂不足：預浸材中的樹脂不足會造成空隙與分層。應依銅分布選用具有足夠樹脂含量的預浸材。

3. 壓力均勻性：現代壓合機多採用真空壓合，可避免氣泡形成，並在整個 panel 上提供均勻壓力。

IPC-6012（剛性 PCB 資格與性能規範）建立了不同等級電路板可接受的介電層厚度公差。對 Class 2（專用服務）電路板而言，公差通常在 ±10% 範圍內。對 Class 3（高可靠度）電路板而言，會採用更嚴格公差，且製造商需要能透過切片分析證明製程能力。

JLCPCB 在先進 PCB 疊構製造上的專業能力

多樣化疊構選項與材料支援

JLCPCB 提供從簡單 2 層到複雜多層設計的 PCB 疊構方案，材料選項包含標準 FR4，以及 RF 應用中的 Rogers 等高頻層壓材料。當設計者需要阻抗控制時，JLCPCB 提供預先定義的疊構選項，其中包含介電層厚度與 Dk 值，並已記錄在疊構資訊中。這些標準疊構細節可在其下單平台中取得，讓你在設計 PCB 疊構時不需要憑空猜測。

支援最佳高速性能的 DFM 回饋

JLCPCB 的 DFM（可製造性設計）審查會在生產開始前檢查你的 Gerber 檔案與疊構規格，協助發現可能問題，例如：

• 介電層間距可能無法達成指定阻抗
• 層排列可能造成翹曲或對位問題
• 導通孔結構與所選疊構不相容
• 銅分布不平衡，可能造成厚度變化

在製造前取得這些回饋，可節省時間與成本。與其收到板子後才發現阻抗失效，不如在設計檔中先調整介電層厚度。

從原型到量產皆維持一致品質

無論是小批量或大量生產，單片原型 panel 或大規模量產批次，JLCPCB 都會維持相同的製程控制與材料規格。PCB 價格可低至 $2 美元，並可在 1 至 2 天內完成生產，因此你可以快速進行多次迭代，同時不犧牲疊構品質。當 EasyEDA 設計者使用 JLCPCB 製造平台時，就能形成不中斷的工作流程。你可以在同一個生態系中定義疊構、完成佈線並產生生產檔案，降低設計意圖與製造執行之間發生誤解的機率。

PCB 疊構常見問題

結論