透過電源完整性分析為高性能 PCB 建立穩定電源供應
2 分鐘
- 為什麼電源完整性分析對現代 PCB 設計至關重要
- 有效電源完整性分析的關鍵元素
- 電源完整性分析工具與技術
- 穩健電源供應的製造考量
- JLCPCB 在電源完整性最佳化 PCB 方面的專業能力
- 電源完整性分析常見問題
- 結論
重點摘要
電源完整性分析對建立高性能 PCB 的穩定電源供應至關重要。透過維持低 PDN 阻抗、最佳化去耦電容，並設計具備最小電壓下陷與低電感的穩健電源／接地平面，工程師可以避免電壓下陷、接地彈跳與電源誘發抖動等常見失效。結合完整 PI 模擬、聰明的佈局實務與專業製造，可確保從原型到量產都具備可靠性能。
PCB 上所有訊號的乾淨程度，都取決於供應它們的電源軌有多乾淨。您可以把阻抗匹配做得很正確，把差動對調整得剛剛好，卻仍可能因為電源供應雜訊大且不穩定，導致高速設計在驗證階段失敗。這就是電源完整性分析發揮作用的地方，而忽略它，可能是工程師會犯下的最高成本錯誤之一。
想想看，現代 FPGA 或處理器的供應電壓可能低至 0.8 V，核心電流卻超過 50 A。即使只有 30 mV 的電壓下陷，也可能讓元件超出工作窗口，導致邏輯錯誤、時脈抖動，甚至重置。電源完整性分析提供工具與方法，讓您在提交設計製造之前就避免這些失效。接下來，我們將深入探討 PCB 設計中電源完整性分析的完整世界。
為什麼電源完整性分析對現代 PCB 設計至關重要
什麼是電源完整性分析，以及它在高速系統中的作用
那麼，什麼是電源完整性分析？簡單來說，它是分析並最佳化 PCB 電源分配網路（Power Distribution Network，PDN）的流程，目的是確保所有 IC 都能在容差範圍內獲得乾淨且穩定的電源供應。這涵蓋從電壓調節器輸出端，到電源與 接地平面、導孔、走線、去耦電容，再到 IC 電源腳位的所有路徑。基本目標很簡單：確保 PDN 阻抗在關注頻率範圍內，都低於期望的目標阻抗。此目標阻抗基於以下基本關係：
Z_target = Allowed Voltage Ripple / Maximum Transient Current
例如，如果您的處理器工作在 1.0 V，漣波規格為 5%（50 mV），且暫態電流為 10 A，則目標阻抗為 50 mV / 10 A = 5 毫歐。真正的工程挑戰，是從 DC 到數百 MHz 的頻率範圍內都達到這個目標阻抗。
電源完整性不良造成的常見問題
如果 PDN 阻抗高於期望值，問題就會在整個設計中連鎖發生。以下是最常見、且與電源完整性直接相關的失效。
- 過大的電壓下陷：當暫態電流需求出現時，供應電壓會跌破 IC 的最低工作電壓，導致時序違反或 IC 功能失效。
- 接地彈跳：輸出驅動器切換時，可能造成接地平面電壓變化，進而改變邏輯準位並提高位元錯誤率。
- 電源誘發抖動（PSIJ）：電源軌上的雜訊耦合進時脈產生電路，直接造成時脈邊緣抖動，並降低訊號完整性餘裕。
有效電源完整性分析的關鍵元素
PDN 阻抗、去耦與壓降評估
PDN 阻抗分析，是從每個 IC 電源腳位「看進」PDN，並以頻率函數形式計算阻抗的過程，通常範圍會從 DC 到 1 GHz 或更高。結果是一條阻抗對頻率的曲線，而您需要讓這條曲線在每一點都低於目標阻抗。不同 PDN 元素負責不同頻率範圍。
| 頻率範圍 | 主要 PDN 元素 |
|---|---|
| DC 至 1 kHz | 電壓調節模組（VRM） |
| 1 kHz 至 1 MHz | 大容量去耦電容 |
| 1 MHz 至 100 MHz | 中頻陶瓷電容 |
| 100 MHz 至 1 GHz | 高頻陶瓷電容 |
| 1 GHz 以上 | 電源／接地平面電容 |
最佳化去耦電容，不只是「多放幾顆電容」就能解決。每一顆真實電容都具有等效串聯電阻（ESR）與等效串聯電感（ESL），因此也會有自諧振頻率（SRF）。在 SRF 以下，電容呈現容性；超過 SRF 後，電容會轉為感性，實際上反而會增加 PDN 阻抗。設計良好的去耦網路，會使用多種不同電容值，形成重疊的阻抗谷值，使整個頻寬內都能保持低阻抗。
與訊號完整性分析的整合
許多工程師沒有意識到一件事：訊號完整性與電源完整性並不是彼此獨立的問題。它們高度互相影響，不能只看其中一邊，否則您只會得到一半的真相。切換動作會從 PDN 拉取暫態湧入電流。由此產生的電流需求，會在電源平面局部造成電壓下降，接著擴散到整個電源平面，影響同一電源平面上的其他 IC。
當敏感接收器位於同一電源域時，雜訊會直接耦合到接收器電源腳位，進而改變切換閾值。這會降低雜訊餘裕，甚至造成資料損毀。這種關係是雙向的。訊號回流電流會經過接地平面；如果接地平面阻抗不夠低，回流電流造成的電壓梯度，就會表現為差動對上的共模雜訊。
電源完整性分析工具與技術
常見電源完整性分析工具與模擬方法
目前市場上有多種電源完整性分析工具，從免費且容易取得的工具，到企業級工具都有。選擇哪一種，取決於所需準確度、預算與設計複雜度。
| 工具 | 供應商 | 主要優勢 | 典型使用情境 |
|---|---|---|---|
| PDN Analyzer | Altium | 與 Altium Designer 整合，易於進行 DC 壓降分析 | 中等複雜度電路板、快速 IR drop 檢查 |
| HyperLynx PI | Siemens EDA | AC 阻抗分析、去耦最佳化 | 高速數位、DDR 佈線 |
| Ansys SIwave | Ansys | 平面全波電磁萃取 | RF 與毫米波電源平面分析 |
| Cadence Sigrity | Cadence | 完整 PI／SI 協同模擬 | 企業級伺服器與網通板 |
| SPICE-based tools | Various | 使用集總元件進行電路層級 PDN 建模 | 早期設計估算 |
| 免費線上計算器 | Saturn PCB、JLCPCB | 快速目標阻抗與線寬檢查 | 初始設計範圍評估 |
解讀結果並進行設計改善
執行模擬只完成了一半！真正的工程判斷，在於解讀結果並知道該調整哪些設計槓桿。如果共振峰高於目標阻抗，第一步是從阻抗圖中找出該峰值所在頻率。如果它位於 1-10 MHz 範圍，通常可透過在 VRM 輸出附近新增或移動大容量電容（10-47 uF）來解決。如果峰值位於 50-200 MHz 範圍，則需要在更靠近 IC 電源腳位的位置增加中頻 MLCC（100 nF 至 1 uF）。
如果高頻電容的安裝電感過大，或電源／接地平面間距太大，那麼 500 MHz 以上的峰值通常就會指向這些問題。在評估 DC 壓降時，需要找出電流密度熱點，也就是銅箔被迫收窄的位置。典型解法包括增加高電流區域的平面銅寬、在電源平面之間增加更多導孔，或在關鍵區域將 銅厚 從 1 oz（35 um）增加到 2 oz（70 um）。
穩健電源供應的製造考量
平面設計與導孔最佳化
設計電源平面時，應使用連續鋪銅，並避免分割與開槽。每一道槽或分割都會迫使電流繞路，進而增加路徑電阻與電感。如果必須分割，請使用大量 stitching vias，以維持低阻抗連接。若使用多層板，可以保留完整層作為高頻去耦所需的電源與接地平面。
電源供應最佳化的重點，是最大化載流能力並最小化電感。典型導孔電感約為 0.5-1.0 nH，而標準 0.3mm 鑽孔的典型電流額定值約為 1-1.5 A。若要在 10 A 電源連接中維持熱與電感預算，層間至少需要 8-10 個導孔陣列。在 盤中孔設計中，導孔位於元件焊盤內並以導電環氧樹脂填充，可降低 IC 與電源平面之間的連接電感。
JLCPCB 在電源完整性最佳化 PCB 方面的專業能力
針對 PDN 設計的進階 DFM 支援
當您將電源完整性最佳化設計上傳到 JLCPCB，其自動化 DFM（Design for Manufacturability，可製造性設計）審查會識別可能影響 PDN 性能的潛在問題。系統會標示相對於電流負載過窄的銅箔區域、指出可能的導孔熱違規，並根據您的設計規則檢查平面間距。
對於需要電源完整性的複雜多層板，JLCPCB 可提供最高 14 層的疊構 ，並具備受控介電層厚度。他們的工程團隊可以分析您的疊構需求，並依據電源完整性分析所指定的平面間距要求，建議合適的層壓材料組合。如果您的設計進入 2 oz 或更厚銅箔範圍，這類 DFM 協作尤其有幫助，因為此時必須調整製程參數。
可大規模量產的可靠高性能製造
電源完整性不只是原型階段的問題。進入量產時，您需要確保批次中所有電路板都具備一致性。JLCPCB 製程控制旨在保持電源完整性分析所依賴的銅厚、介電層間距與導孔品質，從第 1 片板到第 100,000 片板都保持一致。
其 SMT 組裝服務可補足裸板製造能力，並提供電源完整性所需的位置精度，用於放置去耦電容。如果去耦電容在真實電路中沒有放置在模擬時所假設的位置，就會產生額外安裝電感，而這部分通常未被模擬納入，導致高頻 PDN 性能不佳。JLCPCB 的取放精度與回焊曲線控制，可確保每一顆電容都精準放置在設計指定位置。
電源完整性分析常見問題
Q：PCB 設計中的電源完整性分析是什麼？
電源完整性分析是評估並最佳化 PCB 電源分配網路（PDN）的流程，目的是確保所有積體電路都能在其規定容差內獲得乾淨、穩定的電壓。它會在寬廣頻率範圍內，對電源與接地平面、去耦電容、導孔與走線的阻抗進行建模。
Q：電源完整性分析與訊號完整性分析有何不同？
訊號完整性分析著重於個別訊號波形沿走線傳輸時的品質，會檢查反射、串擾與損耗。電源完整性分析則著重於透過電源分配網路供應給 IC 的電壓品質。
Q：常用的電源完整性分析工具有哪些？
常見電源完整性分析工具包括用於 DC 壓降分析的 Altium PDN Analyzer、用於 AC 阻抗分析的 Siemens HyperLynx PI、用於全波電磁萃取的 Ansys SIwave，以及用於完整 PI／SI 協同模擬的 Cadence Sigrity。
Q：銅厚如何影響 PCB 上的電源供應？
銅厚會直接決定電源平面與走線的 DC 電阻。標準 1 oz（35 um）銅的片電阻約為每平方 0.5 毫歐。加倍至 2 oz 銅可將此電阻減半，並按比例降低 IR 電壓降。
結論
電源完整性分析已成為現代高性能 PCB 的必要工作。隨著電壓降低、電流提高，維持穩定 PDN 對避免電壓下陷、接地彈跳與訊號完整性問題至關重要。
透過正確設計去耦網路、最佳化電源／接地平面並最小化電感，您可以確保高需求 IC 獲得可靠電源供應。將完整 PI 分析與專業製造結合，可確保您的設計表現與模擬一致。準備好建立穩定電源供應了嗎？立即將您的 PCB 設計上傳至 JLCPCB。
持續學習
5V輸入電源防護設計：防反接、突波抑制與PCB佈局
做硬體開發時，5V 輸入電路是幾乎每個研發人員都會接觸的模組，卻也是最容易因為輕忽細節留下故障隱患的環節。不論消費電子、工業控制模組或物聯網設備，5V 都是常見供電規格；而電源輸入介面作為設備與外部環境銜接的第一處節點，需要承受各類異常工況：使用者插錯高壓電源、正負極接反、反覆熱插拔，以及人體觸碰帶來的靜電衝擊等，各類干擾與異常電壓都可能從這裡進入板卡內部。 一、輸入第一道防護：防反接與突波電壓抑制 外部電源透過 DC 圓頭插座或端子台接入電路時，最常見的故障來源之一就是電源極性接反。若使用者使用非標配電源，或接線時操作失誤，反向電壓可能在極短時間內損毀板上精密晶片，因此防反接電路是輸入端的基礎設計。 1. 三種實用防反接電路方案對比 肖特基二極體防護：這是成本最低、線路最簡單的傳統方案，在輸入正極串接一顆低順向壓降肖特基二極體。但即便選用優質型號，2A 負載下仍可能產生約 0.3～0.4V 電壓損耗，後端實際供電僅剩約 4.6V，同時二極體持續產生約 0.8W 熱量，不適合低功耗、大電流設備。 PMOS 電晶體主動防反接：現階段高穩定性產品多採用這套架構，以降低二極體帶來的功耗損失。PMOS 串......
數模混合 PCB 接地設計：回流路徑、地彈與隔離策略
硬體設計人員常存在一個思維誤區，認為接地層 GND 能夠無限制吸收各類電磁雜訊，只要 EDA 軟體中連上接地 GND 符號，該位置就能維持零電位。但實際電路環境不存在絕對零電位，所有接地銅箔都會形成由電阻、寄生電感、雜散電容組成的複合阻抗網路。高速數位訊號邊沿變化快，會在銅箔上產生瞬態電壓波動；而微弱類比訊號需要捕捉微伏特等級的微小電壓變化，兩者共用同一層接地平面時，雜訊會互相干擾，大幅降低採樣精度。 妥善規劃數模混合接地，核心是管控高、低頻訊號的電流回流路徑。若迴路設計不當，數位高頻雜訊會透過共阻抗耦合干擾類比電路，直接壓低系統訊雜比（SNR）。 一、高低頻電流回流的行為差異 設計接地銅箔時，要拋開低頻電路「電流走最短直線」的固有觀念。銅箔上回流電流的分布模式，完全取決於訊號工作頻率。 1. 低頻訊號（頻率低於 10 kHz） 電流會優先選擇電阻最低的路徑流動。銅箔本身電阻分布均勻，低頻回流電流會呈扇形散開，沿幾何直線回到供電源頭。 2. 高頻訊號（頻率高於 100 kHz） 電流會優先選擇電感最小的路徑。高頻電磁場被限制在訊號走線與接地平面之間，為降低磁通量、減少能量損耗，回流電流會集中在訊號......
掌握分割平面，實現更乾淨的電源傳輸與更佳訊號完整性
重點摘要 在需要多個電壓域或類比／數位隔離時，可分割電源平面；但絕不要分割接地平面——務必保持接地連續，以提供乾淨的回流路徑。 避免讓高速訊號跨越分割區；若無法避免，請使用縫合電容（0.1 µF），並確保差動對一起跨越。 將分割電源平面放在實心接地層旁邊，維持約 10 mil 的隔離槽寬度，並在 IC 腳位附近正確配置去耦電容。 良好的分割平面設計可大幅降低雜訊與 EMI，但不良實作可能讓訊號完整性變得更差。 您是否曾遇過新電路板已經能開機運作，但類比感測器數值一直抖動，或音訊輸出明明不該有雜音，卻聽起來帶有嗡嗡聲？十之八九，問題出在您的電源分配上。此外，最常被誤解的解決工具之一，就是分割平面。顧名思義，分割平面是 PCB 上被細分成不同區域的銅平面。若正確實作，它可以將有雜訊的數位電路與對雜訊敏感的類比電路隔離，並讓多組電壓軌的配置更有條理。 如果使用不當，它會破壞您的 回流路徑，並把電路板變成 EMI 天線。分割平面的取捨，本質上是電源完整性與訊號完整性之間的設計遊戲。本指南將說明什麼是分割平面、何時它真正有幫助，以及您必須採取或避免的注意事項，幫助您分辨乾淨佈局與雜訊混亂佈局之間的差別。 分......
高速 PCB 設計中的相位匹配：透過精密製造實現訊號完整性
重點摘要 相位匹配會控制高速 PCB 中走線的電氣長度，以維持精確的訊號時序與相位關係。 在 10 Gbps 下，即使只有 10–15 ps 的偏斜，約等於 1–2 mm 的長度差，也可能使眼圖閉合、提高位元錯誤率，並造成系統失效。 動態相位匹配會在整個訊號路徑中維持對齊，並將彎折、導孔與換層納入考量。 USB 3.x SuperSpeed 介面通常會將差動對內偏斜目標控制在 5 mil（0.13 mm）以下，以維持可靠連線。 材料選擇、阻抗控制與製造精度必須相互配合，才能獲得一致的相位性能。 JLCPCB 透過公開材料特性、免費阻抗計算器、DFM 審查與 TDR 驗證，支援相位匹配設計。 相位匹配是今日高速 PCB 設計中的核心要求之一。隨著資料速率提升至多 Gb 與毫米波範圍，即使是很小的傳播延遲差異，也就是常說的偏斜，都可能導致眼圖閉合、位元錯誤率上升，甚至觸發完整系統失效。 相位匹配可確保訊號，特別是差動對訊號，能以預期的時序與相位關係抵達目的端。要達成這點，需要在電氣設計、模擬、材料選擇與製造精度之間密切協調。JLCPCB 這類製造商可透過公開材料特性、進階壓合製程、嚴格製程控制，以及 ......
透過電源完整性分析為高性能 PCB 建立穩定電源供應
重點摘要 電源完整性分析對建立高性能 PCB 的穩定電源供應至關重要。透過維持低 PDN 阻抗、最佳化去耦電容，並設計具備最小電壓下陷與低電感的穩健電源／接地平面，工程師可以避免電壓下陷、接地彈跳與電源誘發抖動等常見失效。結合完整 PI 模擬、聰明的佈局實務與專業製造，可確保從原型到量產都具備可靠性能。 PCB 上所有訊號的乾淨程度，都取決於供應它們的電源軌有多乾淨。您可以把阻抗匹配做得很正確，把差動對調整得剛剛好，卻仍可能因為電源供應雜訊大且不穩定，導致高速設計在驗證階段失敗。這就是電源完整性分析發揮作用的地方，而忽略它，可能是工程師會犯下的最高成本錯誤之一。 想想看，現代 FPGA 或處理器的供應電壓可能低至 0.8 V，核心電流卻超過 50 A。即使只有 30 mV 的電壓下陷，也可能讓元件超出工作窗口，導致邏輯錯誤、時脈抖動，甚至重置。電源完整性分析提供工具與方法，讓您在提交設計製造之前就避免這些失效。接下來，我們將深入探討 PCB 設計中電源完整性分析的完整世界。 為什麼電源完整性分析對現代 PCB 設計至關重要 什麼是電源完整性分析，以及它在高速系統中的作用 那麼，什麼是電源完整性分析......
實現穩定供電：掌握高效能 PCB 中的 PDN 阻抗
重點摘要 PDN 阻抗會直接決定負載下的電壓穩定性。應保持低且平坦。 計算你的目標值：Z_target = (V_dd × Ripple%) / I_transient——通常是個位數毫歐等級。 優先考量緊密相鄰的電源／接地平面、短 via 連接，以及策略性的去耦電容擺放。 避免反諧振峰值；平滑曲線比單純堆高電容值更重要。 精密製造，例如銅厚與介電層控制，對於讓實際結果符合模擬非常重要。 如果無法用 GHz 等級的電源穩定供電，那使用 GHz 等級處理器也沒有意義。你可以把高速訊號走得完美無缺，將差分對匹配到皮秒等級，卻仍然看到電路板在負載下出現異常。在多數情況下，問題出在 PDN，更精確地說，是你的 IC 在供電不足時實際看到的 PDN 阻抗。我曾在一個專案中吃過苦頭：FPGA 在密集運算突發期間開始掉位元。原理圖沒問題，訊號完整性也沒問題。但當元件突然吸收大量電流時，核心電源軌下陷了。 那個電壓下陷，其實只是瞬態電流流經某個頻率下過高的阻抗所造成。在本指南中，我想用當初希望有人能教我的方式，帶你理解 PDN 阻抗。我們會討論它是什麼、如何設定合理的目標阻抗、哪些設計與製造因素會影響它，以及如何......