實現穩定供電：掌握高效能 PCB 中的 PDN 阻抗

如果無法用 GHz 等級的電源穩定供電，那使用 GHz 等級處理器也沒有意義。你可以把高速訊號走得完美無缺，將差分對匹配到皮秒等級，卻仍然看到電路板在負載下出現異常。在多數情況下，問題出在 PDN，更精確地說，是你的 IC 在供電不足時實際看到的 PDN 阻抗。我曾在一個專案中吃過苦頭：FPGA 在密集運算突發期間開始掉位元。原理圖沒問題，訊號完整性也沒問題。但當元件突然吸收大量電流時，核心電源軌下陷了。

那個電壓下陷，其實只是瞬態電流流經某個頻率下過高的阻抗所造成。在本指南中，我想用當初希望有人能教我的方式，帶你理解 PDN 阻抗。我們會討論它是什麼、如何設定合理的目標阻抗、哪些設計與製造因素會影響它，以及如何在完成的電路板上量測實際值。讀完後，你應該能看到一條電源軌，並用電源完整性工程師的思維來思考。

為什麼 PDN 阻抗對現代 PCB 設計至關重要

每次數位 IC 發生切換時，也就是每秒數百萬甚至數十億次，它都會從電源軌拉取一點電荷。如果所有邏輯閘同時切換，電流需求就會非常突然且劇烈。PDN 的任務，就是盡可能平順地提供這些電荷，並避免產生太大的電壓擾動。如果供應晶片的網路在晶片消耗電流的頻率範圍內阻抗過高，就會產生電壓雜訊。這些雜訊會縮小時序裕度、影響訊號完整性，甚至造成完整功能失效。對現代低電壓元件來說，這個問題更加困難。

PDN 阻抗的意義，以及它在電源完整性中的角色

PDN 指的是從電壓調節模組（VRM）到矽晶粒的整條供電路徑，包含銅箔平面、 vias、去耦電容、封裝與晶片內部電容。PDN 阻抗就是這個網路在不同頻率下呈現給負載的阻抗。重點是，它不是單一數字，而是一條曲線 Z(f)，會隨頻譜大幅變化。在非常低頻時，VRM 佔主導地位，阻抗通常非常小。

控制迴路無法在高頻下運作，因此會出現不同頻段：大容量電容負責某些頻段、陶瓷電容負責某些頻段、平面電容負責某些頻段，而晶片內部電容又負責更高頻的部分。整個電源完整性的核心，就是讓這條曲線在負載消耗電流的頻率區域內保持低且平坦。做到這一點，你就能得到安靜的電源軌；做不到，雜訊就會滲入你最不希望它出現的位置。

高 PDN 阻抗對電壓穩定性與效能的影響

公式很簡單：電壓雜訊等於瞬態電流乘以阻抗。若阻抗為 10mΩ，5A 的階躍電流會產生 50mV 漣波；對 1.0V 核心電源軌來說，這已經是 3% 預算中的 3%。高 PDN 阻抗會以多種糟糕形式表現出來：

• 負載瞬態期間出現更大的電壓漣波與下陷
• 高速介面，例如 DDR 與 SerDes，時序裕度變小
• 時脈與 PLL 產生訊號的抖動增加
• 帶雜訊的電源軌耦合到其他結構時，EMI 會增加
• 在峰值使用情境下，偶爾出現難以診斷的功能問題

阻抗尖峰出現在哪些頻率非常重要。即使整體曲線看起來不錯，只要在 30 MHz 有一個尖銳峰值，就可能毀掉整個設計。因此，重要的是整體阻抗輪廓，而不只是 DC 電阻。

理解目標阻抗及其重要性

在最佳化 PDN 之前，你必須先有目標。目標阻抗是指在你關心的頻率範圍內，網路可允許的最大阻抗。只要曲線不超過它，電源軌雜訊就會維持在可接受範圍內。它能把「讓電源乾淨一點」這種模糊概念，轉化為可設計、可測試的具體工程規格。

為不同應用定義 PDN 目標阻抗

PDN 目標阻抗的經典公式很直接：

Z_target = (V_dd × allowed_ripple%) / I_transient

其中 V_dd 是電源軌電壓，allowed_ripple% 是你的雜訊預算比例，I_transient 則是負載在最壞情況下可能需求的瞬態電流。

以實際例子來看：若一條 1.0 V 核心電源軌允許 5% 漣波，且瞬態電流為 10A，則 Z_target = (1.0 × 0.05) / 10 = 5 mΩ。接下來，你必須確保從 DC 到數十甚至數百 MHz 的範圍內，阻抗都低於 5mΩ。

目標阻抗如何影響瞬態響應與雜訊

目標阻抗本質上是時域行為的頻域近似。如果 Z(f) 平坦且低於目標值，電源軌就能乾淨地回應任何位於假設頻寬內的電流階躍。危險點在於反諧振峰值。當某一去耦階段的電感與另一階段的電容產生諧振時，阻抗會在特定頻率升高。如果這個峰值超過目標線，那麼含有該頻率能量的電流階躍就會造成嚴重的電壓偏移。重要的不只是阻抗高低，還包含平坦度。某些頻段阻抗很低、但在反諧振處尖峰很高的輪廓，比一條稍高但平坦的輪廓更糟。真正的設計任務不只是增加電容值，而是壓制這些峰值。

影響 PDN 阻抗的關鍵因素

平面設計、去耦電容與 Via 擺放

在緊密耦合的電源與接地平面中，高 MHz 範圍的電流會在兩者之間流動，其低電感特性類似平行板電容。兩個平面越接近，在相同介電材料下，平面電容越大，擴散電感越低，這兩者都有助於降低 PDN 阻抗。中頻範圍則由去耦電容處理，而去耦電容的效果取決於安裝方式。每顆電容都包含：

• 由封裝本體造成的本徵串聯電感（ISL）
• 由焊盤、走線與 via 安裝造成的電感損耗
• 等效串聯電阻（ESR），它實際上有助於阻尼反諧振峰值

通常，安裝電感會成為主導因素，並決定電容有效高頻極限。因此，了解擺放位置與 via 幾何形狀，比單純看標稱電容值更重要。以下是幾條實用規則：

• 將高頻陶瓷電容盡可能靠近 IC 電源腳位。
• 使用短而寬的連接，並將 via 放在電容焊盤旁邊，而不是接在長 stub 上。
• 每個焊盤使用多個 via，以降低安裝電感。
• 使用多種電容值來覆蓋較寬頻率範圍，但要注意它們之間的反諧振。

材料選擇與層疊最佳化

平面電容由電源與接地平面之間材料的厚度與介電常數（Dk）直接決定。在兩個電源／接地層之間使用薄芯板，是高頻去耦的最佳方式之一，而且不會增加元件數量。對多數設計而言，Dk 介於 4.2 至 4.6 的標準 FR4 已經足夠。對於要求更高的電源軌，可使用專用薄電源／接地介電材料或埋入式電容材料，以提高平面電容。層疊中的各層厚度會決定平面之間的距離、銅厚與 via 路徑長度。良好的層疊會讓電源與其回流路徑保持靠近，將去耦平面放在接近 IC 所在表面的地方，並避免回流電流走不必要的長距離高電感繞路。事實上， 層疊不只是訊號完整性的決策，也是電源完整性的決策。

PDN 阻抗分析與最佳化的實用技術

模擬工具與量測方法

在佈局前，頻域 PDN 工具可根據 VRM 輸出阻抗、電容模型、平面電容與晶片內部電容，繪製 PDN 阻抗曲線。匯入供應商提供的電容 S 參數模型，便可在走任何一條線之前先查看曲線。佈局後，3D 場求解器與 PDN 萃取工具則會根據實際 via 位置、平面形狀與安裝寄生參數，計算真實阻抗。這能捕捉理想化模型看不到的反諧振峰值。

向量網路分析儀（VNA）可用於執行 2 埠 shunt-through 量測，這是實際硬體上量測 PDN 阻抗的標準方法。這是毫歐等級量測，單純的 1 埠反射量測通常不夠精細。Shunt-through 方法會透過一個埠向電源軌注入電流，並在第二個埠量測電壓，因此能解析到次毫歐範圍的阻抗。半剛性同軸線或探針對會直接放置在靠近負載的乾淨電源軌對地區域上。

透過設計調整降低阻抗峰值

當你看到某個峰值高於目標線時，應有目的地處理它，而不是盲目加料。最有效的做法包括：

• 查找電容的自諧振頻率，並用合適電容補足頻率缺口。
• 略微提高 ESR，或使用受控 ESR 元件，以幫助抑制諧振。
• 透過改良 via 形式與縮短連接，將安裝電感降到最低。
• 降低電源／接地介電層厚度，以提高平面間電容。
• 將電容實體放得更靠近負載，以改變其有效工作範圍。

核心思路始終是讓曲線在目標線以下保持平坦。不要相信「電容越多越好」；放置不良的電容陣列可能產生新的反諧振。針對頻率問題進行有目的修正，永遠比蠻力堆料更好。

低 PDN 阻抗的製造考量

銅厚、平面連續性與蝕刻精度

1. 銅厚會直接決定平面的 DC 電阻與擴散電感。若某條電源軌指定 2 oz 銅厚，但實際出貨位於公差下限，其阻抗會明顯更高，尤其是在 DC 與低頻下。嚴格控制銅厚非常重要。
2. 平面連續性同樣重要。電源或接地平面中的任何槽孔、空洞或不必要開口，都會迫使回流電流繞路，增加電感並局部提高阻抗。蝕刻精度可保持平面邊緣乾淨、反焊盤一致，確保你設計的銅箔就是實際得到的銅箔。

在量產中維持設計阻抗的製程控制

維持電源與接地平面之間的介電層厚度非常重要，因為平面電容直接取決於它。100µm 芯板不一定能保證整片面板上都剛好是 100µm，這會受到壓合壓力、所選 prepreg 與壓合週期控制影響。若要可靠製造低阻抗電路板，嚴謹製程控制非常關鍵：

• 受控壓合，以維持介電層高度的嚴格公差。
• 若要實現低電感 via-to-plane 連接，對位精度至關重要。
• 透過一致電鍍，形成低電阻 via 孔壁，以支援電源傳輸。

JLCPCB 在 PDN 阻抗最佳化 PCB 方面的專業能力

聚焦電源分配網路的進階 DFM 審查

JLCPCB 的可製造性設計（DFM）審查，能找出會悄悄影響 PDN 性能的問題，例如平面連接過窄、平面空洞過多、電源 via 過小，以及因層疊選擇造成平面距離過遠等。如果能在製造前發現這些問題，就能避免重新打樣，也不會破壞你的阻抗輪廓。

JLCPCB 在即時報價與工程回饋方面的能力，讓你能快速嘗試不同層疊與銅厚，在失敗原型出現之前就先做出電源完整性決策。速度、成本與一致性，是讓這件事變得可行的關鍵。搭配 1 至 2 天交期與 2 美元起的 PCB 原型製作，你可以打樣電源關鍵電路板、進行實際 PDN 量測、迭代與完善，並在不更換供應商的情況下進入量產。

精密製造確保穩定阻抗表現

為了讓實際阻抗符合模擬，製造廠必須非常嚴格地控制銅厚、介電層厚度與對位。JLCPCB 提供阻抗控制製造、精準層疊、多種銅厚選項與一致壓合。這些都是讓 PDN 能將平面電容與電阻維持在目標範圍內的重要因素。多層板製作支援盲孔、埋孔與多種材料，使電源與接地平面能依照電源完整性策略放置在所需位置。

結論

PDN 阻抗屬於那種在電路板於負載下失效之前，看似冷門難懂的領域；但當問題發生時，你會發現實際情況並不像原理圖看起來那麼穩固。不過，一旦引入目標阻抗與頻率輪廓的概念，整個問題就會變得容易掌握。設計你的平面與去耦，使其保持在 Z_target 以下，並在輸出端使用 shunt-through VNA 量測確認，努力抑制反諧振峰值。很多人沒有意識到，這一切都建立在忠實製造之上。如果一個設計已經最佳化到個位數毫歐，量產中介電層厚度或銅量的變化，就可能摧毀所有辛苦成果。這也是為什麼將扎實的電源完整性設計與像 JLCPCB 這樣的精密製造商結合，會帶來巨大差異，幫助你從乾淨的模擬，走向從第一片原型到量產都能保持電源軌安靜的電路板。

PDN 阻抗常見問題

結論

在高效能 PCB 設計中，完美的訊號走線還不夠——穩定供電同樣關鍵。掌握 PDN 阻抗有助於消除電壓下陷、降低抖動，並確保電路在重負載瞬態條件下可靠運作。

透過定義清楚的目標阻抗，並最佳化層疊、平面電容與去耦策略，你可以維持一個平坦、低阻抗的電源網路。請記住，精密製造，尤其是銅厚、介電層控制與 via 品質，是將模擬轉化為現實的必要條件。

憑藉 JLCPCB 嚴格的製程控制與可靠製造，你可以從原型到量產都獲得一致的 PDN 表現。