PCB 電源平面設計指南：Power Plane、分割平面與電源完整性
3 分鐘
- 電源平面在現代 PCB Layout 中的重要作用
- PCB 電源平面設計與分割步驟指南
- 關鍵散熱與電流承載設計因素
- 連結設計與製造：透過 JLCPCB 確保 Power Plane 完整性
- PCB Power Plane 設計常見問題
- PCB Power Plane 設計結論
重點摘要
- 電源平面可在現代 PCB 中提供低阻抗 DC 電源分配，以及訊號回流路徑。
- 分割電源平面設計需要謹慎管理邊界，避免產生 EMI 與訊號失真。
- 去耦電容的配置位置與縮小迴路面積，是維持電源完整性的關鍵。
- 正確選擇銅厚並做好熱管理，可確保高電流傳輸的可靠性。
- JLCPCB 提供適用於複雜電源平面設計的進階 PCB 製造能力。
設計良好的電源平面（Power Plane）可以作為印刷電路板中的低阻抗骨幹，將穩定的直流（DC）電壓分配到各個主動元件，同時為高速數位訊號提供低電感回流路徑。當 PCB 設計人員正確規劃 Copper Pour、Stackup 層間電容、分割電源平面以及 Via 配置時，即使負載電流快速瞬態變化，電源分配網路（Power Distribution Network，PDN）仍能維持穩定的供電電壓。
電源平面在現代 PCB Layout 中的重要作用
主要功能：DC 電源分配與訊號回流路徑
專用電源平面使用連續的大面積銅層取代狹窄的銅走線，可以更加有效地分配 DC 電源，同時也能作為相鄰訊號走線的高頻參考平面。將完整的 Ground Plane 直接配置在 Power Plane 相鄰層，可以為訊號回流電流形成低電感迴路。
現代高速 IC 需要快速提供切換電流（di/dt），同時又不能產生過大的瞬態壓降或 Ground Bounce。當 Power Plane 被整合到多層 PCB Stackup 中，例如標準四層：
Signal – Ground – Power – Signal
或六層：
Signal – Ground – Signal – Signal – Power – Ground
連續的大面積銅平面可以成為橫跨整片 PCB 的低電阻電源供應路徑。
Power Plane 的功能不只是在元件 VCC Pin 上提供電源，它也直接參與訊號完整性。高頻訊號的 Return Current 會沿著最低電感路徑流動，因此通常會貼近訊號 Trace，沿著其正上方或正下方最近的連續參考銅層返回。
完整銅平面如何降低阻抗與電壓降？
完整電源平面透過寬廣、低電阻的平面導體取代狹窄且具有較高電感的走線，可以降低 Loop Inductance 以及 I^R 壓降。較低的阻抗可以減少瞬態電流尖峰期間元件電源 Pin 上的電壓波動。
電源傳輸結構的有效 Loop Inductance，很大程度上取決於 Power Plane 與 Ground Plane 的表面積，以及兩層之間的實際物理距離。完整 Plane 可以消除狹窄電源 Trace 形成的瓶頸，降低整體 DC 電阻（R）與迴路電感（L）。
當 Plane Inductance 維持在較低水準時，切換 IC 所產生的高頻雜訊也能在較廣的頻率範圍內受到抑制。
| 設計參數 | 狹窄走線供電 | 連續實心電源平面 |
|---|---|---|
| DC 電阻 | 高（10–100 mΩ） | 極低（<1 mΩ） |
| 迴路電感（L） | 高（10–50 nH） | 極低（<0.5 nH） |
| 寄生電容（Cplane） | 極低（<1 pF） | 高（50–500 pF/in²） |
| 熱量耗散 | 集中／局部 | 均勻分散至整個 Plane |
| EMI 屏蔽能力 | 較差 | 較佳，可屏蔽內層訊號層 |
PCB 電源平面設計與分割步驟指南
完整 Power Plane vs 分割 Power Plane：什麼時候需要分割？
Split Power Plane 可以讓設計人員在同一個 PCB 層上配置多組不同電壓，例如 3.3 V、1.8 V 與 1.2 V，但 Layout 時必須格外注意，避免破壞高速訊號的參考回流路徑。
當 PCB 佈線空間有限時，可以考慮將電源平面分割成多個電壓區域，但前提是不能讓高速訊號 Trace 跨越這些分割邊界。
當一片 PCB 需要多種工作電壓時，在同一個內層建立多個獨立 Voltage Island，可以減少 PCB 總層數並降低製造成本。不過，分割 Plane 也會在銅層中形成實際的物理間隙。
如果高速訊號 Trace 剛好跨過兩個不同電源區域之間的 Gap，其 Return Current 就無法平順地跟隨訊號 Trace。回流電流必須繞過 Plane 分割區域，造成更大的 Loop Area，進而輻射電磁干擾（EMI）並導致訊號失真。
避免 Power Plane 邊界造成串音
為了降低不同電源區域之間的 Crosstalk 與雜訊耦合，應在不同 Voltage Island 之間保留足夠 Clearance，並確保敏感訊號始終參考連續的 Ground Plane。Stitching Capacitor（跨接電容）或完整的 Ground Reference Layer，也有助於將雜訊限制在各自的電壓區域內。
分割電源平面時，可以遵循以下主要原則：
Clearance Rule：相鄰電源區域之間至少保留 10 至 20 mil（0.25 至 0.50 mm）的間距，以降低電壓放電與電容性串音風險。
20-H Rule：Power Plane 的邊緣應比外側Ground Plane 邊緣向內縮，距離等於層間介電層厚度 H 的 20 倍（20H）。這種方法可以將邊緣磁場盡可能限制在 PCB 範圍內，降低輻射 EMI。
避免 Trace 跨越分割區：不要讓高速數位訊號 Trace 跨越其 Reference Plane 上的分割區。如果確實無法避免，可以在訊號 Trace 附近、跨越分割區的位置配置去耦或 Stitching Capacitor，例如 10 nF，為高頻 Return Current 提供跨越 Gap 的回流橋樑。
去耦電容配置與縮小 Decoupling Loop
去耦電容會在 IC 快速切換期間提供局部電荷，因此必須盡可能靠近 IC Power Pin，以降低走線產生的寄生電感。使用短而寬的 Via 直接連接到 Power Plane 與 Ground Plane，可以提高去耦電容的實際效果。
如果去耦電容距離 IC Pin 太遠，走線電感就會阻礙瞬間能量傳遞。為了最佳化 Plane 層級的 Decoupling，可以採取以下方式：
- 將 0402 或 0201 SMD 陶瓷去耦電容配置在 Top Layer，並盡可能直接靠近 IC Power Pin。
- 利用靠近電容 Pad 的寬 Via，直接連接至內層 Power Plane 與 Ground Plane；若製程允許，也可以使用 Via-in-Pad。
- 相鄰的 Power Plane 與 Ground Plane 之間使用較薄的介電層，使兩層形成高頻平面電容（C=ϵA/d），在 100 MHz 以上提供分布式高頻去耦能力。
關鍵散熱與電流承載設計因素
高電流 Power Rail 的銅厚計算
Power Plane 應該選擇多大的銅厚，取決於最大持續電流、可以接受的導體溫升，以及該 Plane 位於 PCB 外層還是內層。選擇 1 oz/ft²（35 μm）或 2 oz/ft²（70 μm）銅，可以降低高功率走線上的溫升與 DC 壓降。
IPC-2152 標準會根據 Trace Width、導體截面積以及電流承載能力評估溫升。外層銅箔可以比較有效地將熱量散入周圍空氣，而內層 Power Plane 的熱量必須透過相鄰介電材料傳出，因此熱管理會更加重要。
| 銅重 | 標稱厚度（μm） | 建議最大電流（100 mil 寬、10°C 溫升） | 典型應用 |
|---|---|---|---|
| 0.5 oz/ft² | 15–18 μm | 約 2.5 A | 低功率數位邏輯、內層訊號 Plane |
| 1.0 oz/ft² | 35 μm | 約 4.5 A | 標準多層 PCB 電源平面、一般電子產品 |
| 2.0 oz/ft² | 70 μm | 約 7.5 A | 高電流 Power Rail、馬達驅動器、工業 DC-DC |
| 3.0 oz/ft² | 105 μm | 約 11.0 A | 厚銅 PCB 電源分配、車用設備 |
電源層附近的 Thermal Relief Via 與銅箔空洞管理
大型 Copper Power Plane 會在焊接期間快速把元件 Pin 上的熱量帶走。如果 Pad 直接實心連接 Plane，而沒有使用 Thermal Relief 結構，就可能造成冷焊。
使用 Thermal Relief Spoke，可以在組裝期間的熱隔離需求，以及產品工作期間所需要的電流承載能力之間取得平衡。
當高密度 Via Array 穿過內層 Power Plane 時，每個 Via 周圍的 Anti-Pad（鑽孔周圍的 Clearance Hole）可能彼此合併，形成一條連續的無銅區域。這種 Void 會減少 Plane 的有效銅截面積，提高局部 Current Density，並產生局部溫升。
因此，Via Pitch 必須保留足夠的 Copper Neck Width，確保相鄰 Anti-Pad 之間仍有足夠銅箔，以維持電流承載能力以及 Plane 的連續性。
連結設計與製造：透過 JLCPCB 確保 Power Plane 完整性
進階多層 Stackup 控制，降低 Ground／Power 阻抗
要將 Power Plane 設計真正轉化成可靠的實體 PCB，需要精確控制製造公差以及介電層間距。PCB 製造商可以提供經過預先驗證的多層 PCB Stackup，以改善 Power Plane 的實際性能。
例如，JLCPCB 支援從 2 層到 32 層的多層 PCB 結構。透過 7628、2116 或 1080 等較薄的 Prepreg，以及精確控制的 Core Material，可以讓 Power Plane 與 Ground Reference Layer 維持較短距離。
將 Power Plane 靠近 Ground Plane，例如兩層間介電層厚度低至 0.1 mm，可以增加層間電容，在高頻切換雜訊影響敏感電路之前就先進行抑制。
精密厚銅製造與 DFM Clearance 檢查
高電流 Power Plane Layout 必須特別注意 Trace Clearance、Anti-Pad Clearance 與 Copper Weight 公差。進階 PCB 製程需要確保厚銅層在蝕刻後保持乾淨，不會出現短路或過度蝕刻。
原文列出的 JLCPCB 製造規格可支援以下進階 Power Plane 需求：
- 銅厚支援：內層最高可達 2 oz（70 μm），外層最高可達 3 oz（105 μm），可為高電流 Power Rail 提供較低電阻的電源分配路徑。
- 最小線寬／Clearance 能力：標準多層 PCB 最低可達 3.5 mil／3.5 mil（0.09 mm），有利於建立較緊湊的 Split Plane 隔離區域，並在高密度 BGA Footprint 周圍配置 Via。
- 免費自動化 DFM 檢查：JLCPCB DFM 系統會在正式生產前檢查已上傳的 PCB 設計，例如過窄的 Copper Sliver、未正確接地的 Plane Island，以及彼此重疊的 Via Anti-Pad，降低後續修改與重新製造成本。
PCB Power Plane 設計常見問題
問：Power Plane 的 20-H Rule 是什麼？
20-H Rule 指 Power Plane 的邊緣應比外側 Ground Plane 的邊緣向內縮一段距離，而這段距離等於層間介電層厚度的 20 倍（20H）。這項方法可以將邊緣磁場盡可能限制在 PCB 範圍內，降低輻射 EMI。
問：Power Plane 應如何選擇合適的銅厚？
應根據最大持續電流、可接受的溫升以及 Plane 所在的 PCB 層位置選擇銅厚。一般應用常使用 1 oz/ft²（35 μm），高電流應用則可能需要 2 oz/ft²（70 μm）或 3 oz/ft²（105 μm）。
問：為什麼去耦電容對 Power Plane 很重要？
去耦電容會在 IC 快速切換時提供局部電荷，而且應盡可能靠近 IC Power Pin，以降低走線產生的寄生電感。它可以協助電源在瞬態電流尖峰期間維持穩定電壓。
問：Split Power Plane 之間至少需要多少 Clearance？
原文建議相鄰 Power Region 之間至少保留 10 至 20 mil（0.25 至 0.50 mm）的距離，以降低電壓放電與電容性串音風險。
問：JLCPCB 如何支援複雜的 Power Plane 設計？
原文列出的製造能力包括 2 至 32 層多層 PCB、外層最高 3 oz 銅厚、最低 3.5 mil 線寬／Clearance，以及免費自動化 DFM 檢查，以協助確認 Power Plane 的製造完整性。
PCB Power Plane 設計結論
高效能 Power Plane 設計需要在電氣、熱管理以及 PCB 製造條件之間取得平衡。透過最佳化內層 Stackup、嚴格管理 Split Plane 邊界、降低 Decoupling Loop Inductance，以及根據目標熱負載選擇適當銅厚，設計人員可以降低瞬態電源雜訊，並提高長期電源傳輸穩定性。
若要把這些複雜的 PCB Layout 策略真正轉化成具有高良率的實體電路板，製造精度同樣重要。JLCPCB 透過精確的 Stackup 公差控制、最高 3 oz 的厚銅層選項，以及自動化 DFM Clearance 驗證，協助連結進階 CAD 設計與實際 PCB 製造。
採用經過預先驗證的 JLCPCB 多層 Stackup，可以讓 Power Plane 設計進一步兼顧 Power Integrity、低雜訊以及產品整個生命週期中的穩定可靠運作。
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