PCB 設計中如何選擇與配置去耦電容

幾乎每一塊 Digital PCB 都需要 Decoupling Capacitor（去耦電容），但許多電路板仍然會因為一個看似簡單的問題——去耦電容選型或 Placement 不正確——而出現 Voltage Dip、Glitch 與 Electromagnetic Interference（EMI）等問題。

本文將完整介紹 Decoupling Capacitor 的作用、如何選擇合適的 Capacitance、應該放在 PCB 的什麼位置，以及 Layout 時需要避免哪些常見錯誤，協助您的下一塊 PCB 從第一次上電開始就能維持更加乾淨、穩定的 Power Rail。

重點整理

• 在每個 IC Power Pin 附近配置適當的 Local Decoupling Capacitor。
• 100 nF X7R Multi-Layer Ceramic Capacitor（MLCC）是許多 Digital Circuit 常見的起始選擇。
• Local Decoupling 應搭配位於 Power Supply／Regulator 附近的 Bulk Capacitor。
• 盡可能縮短 Current Loop 與 PCB Trace Length。
• 最終 Capacitance、數量與 Placement 必須以特定 IC Datasheet／Hardware Design Guide 為準。

什麼是 Decoupling Capacitor？

Decoupling Capacitor（去耦電容）通常是配置在 Integrated Circuit（IC）Power 與 Ground 之間的小型電容。

它可以作為 IC 附近的 Local Energy Reservoir，在 Switching Event 發生時提供短暫的瞬時電流，同時協助降低 Power Rail 上的 High-Frequency Noise。

在 PCB Industry 中，也常簡稱為 Decap。

當 IC 突然需要較大的 Transient Current 時，附近的 Decoupling Capacitor 可以快速提供 Charge，降低電流必須立即從較遠的 Voltage Regulator／Power Source 經過完整 PDN 路徑取得的需求。

它的主要作用包括：

• 在 High-Frequency Switching Event 發生時提供瞬時電流。
• 降低 Power Rail Voltage Droop。
• 降低 High-Frequency Switching Noise。
• 改善 Power Distribution Network（PDN）的整體 Power Integrity。

圖：Decoupling Capacitor 並聯在 IC Power 與 Ground Pin 之間。

為什麼 Integrated Circuit 需要 Decoupling Capacitor？

Digital IC 內部的 Transistor 可能以非常高的頻率持續切換。

每一次 Switching Transient 都可能產生瞬時電流需求，而 PCB 上的每一段 Trace、Via、Plane 與 Package Interconnect 都不是理想導體，它們具有一定程度的：

• Parasitic Resistance
• Parasitic Inductance

因此，當 IC 瞬間拉取電流時，Power Rail 可能出現短暫的 Voltage Drop。

如果缺乏適當 Decoupling，PCB 可能出現：

• Voltage Droop 與 Ground Bounce
• Signal Integrity 問題，例如 Jitter、Ringing、Crosstalk
• Power／Return Current Loop 引起更高 EMI
• Microcontroller 隨機 Reset
• 不可預期的 Digital Logic Error

Decoupling Capacitor 可以在 IC 附近提供這部分 Transient Current，將供電擾動盡量限制在局部範圍內，而不是讓它透過整個 Power Distribution Network 傳播。

圖：當 Current Spike 發生時，Decoupling Capacitor 提供 Charge，協助維持 Supply Voltage 穩定。

Decoupling Capacitor 如何運作？

IC Switching 時會在短時間內產生額外 Current Demand。

因為 Decoupling Capacitor 就位於 IC Power Pin 附近，所以它可以先向負載提供部分瞬時電流。

Transient Event 結束後，Capacitor 再由 Power Rail 重新充電。

對 High-Frequency Decoupling 而言，關鍵並不只是 Capacitor 本身有多少 Capacitance，更重要的是從：

Power Pin → Capacitor → Ground／Power Plane → IC

形成的 Current Loop 是否具有足夠低的 Inductance。

因此，Decoupling Capacitor Placement 與 Routing 往往與 Capacitance Value 同樣重要。

Decoupling Capacitor vs. Bypass Capacitor

Decoupling Capacitor 與 Bypass Capacitor 這兩個詞在實際工程中經常混用。

在許多 Modern Digital PCB 中，同一顆 Local MLCC 實際上同時完成 Local Energy Storage 與 High-Frequency Noise Bypass 的功能。

如果從概念上區分，可以理解為：

在 Modern Digital Design 中，每個 IC Power Pin 附近的一顆 100 nF Ceramic Capacitor，往往同時發揮 Decoupling 與 Bypass 的作用。

如果想进一步了解 Bypass Capacitor 在 PCB Layout 中的差異，可以參考 Bypass Capacitor PCB Layout 指南。

如何選擇合適的 Decoupling Capacitor？

選擇 Decoupling Capacitor 時，主要需要考慮五個參數：

• Capacitance Value
• Dielectric Type
• Voltage Rating
• Package Size
• Self-Resonant Frequency（SRF）

Capacitance Value

• 100 nF（0.1 µF）： 許多 Digital Logic IC、Microcontroller 與 Logic Gate 常見的 Local Decoupling Value。
• 1 µF： 可用於較低一些的 Frequency Range，並經常與 100 nF 搭配使用於 Noise-Sensitive 或 Mixed-Signal Supply Rail。
• 10 µF 以上： 常作為 Bulk／Board-Level Capacitance，支援速度較慢、能量較大的 Load Transient。

Dielectric Type

• X7R： 額定 Temperature Range 通常為 −55°C 至 +125°C，是 General Digital Decoupling 常見選擇。
• X5R： 額定 Temperature Range 通常為 −55°C 至 +85°C，也常見於 Compact Consumer Electronics。
• C0G／NP0： Capacitance、Temperature 與 Voltage Stability 優異，但相同 Package Size 下可取得的 Capacitance 較低，因此通常更常用於 Analog Filter、Timing 或 RF Circuit，而不是一般 Bulk Power Decoupling。

Voltage Rating

Capacitor Voltage Rating 應高於實際 Power Rail Voltage，並保留合理 Headroom。

尤其是 Class II Ceramic Capacitor，例如 X7R／X5R MLCC，在施加 DC Voltage 後可能出現明顯的 DC Bias Effect，使 Effective Capacitance 低於標示值。

不同 MLCC 在相同 Rated Voltage 下的 Capacitance Derating 可能差異很大，有些型號在較高 DC Bias 下甚至可能損失相當大比例的有效容量。

因此，不能只看「100 nF、1 µF、10 µF」等 Nominal Value，也應查看 Manufacturer 提供的：

• DC Bias Curve
• Temperature Characteristic
• Package Size
• Voltage Rating

原文以在 3.3 V／5 V Rail 使用 10 V 或 16 V Rated Capacitor 作為保留 Voltage Headroom 的例子；實際選擇仍應依元件尺寸、Capacitance Derating 與設計需求確認。

Package Size

• 0402： 尺寸緊湊，適合 High-Density／High-Speed PCB，也容易放得更靠近 IC Pin，但 Manual Soldering 難度較高。
• 0603： 尺寸、Cost 與 Assembly Difficulty 之間具有良好平衡，是一般 Digital PCB 常見選擇。
• 0805： 更容易 Manual Assembly 與 Rework，適合 PCB Space 較充足的設計。

相較 Through-Hole Capacitor，Modern PCB 通常更偏向使用 Surface-Mount MLCC 進行 High-Frequency Decoupling，因為較短的 Interconnect 可以降低寄生 Inductance。

如果想了解兩種 Assembly Technology 的差異，可以參考 Surface Mount vs. Through-Hole 完整指南。

Self-Resonant Frequency（SRF）

所有真實 Capacitor 都具有寄生 Inductance，來源包括：

• 內部電極結構
• Terminal
• PCB Pad
• Mounting Trace／Via

這些寄生 Inductance 通常稱為 Equivalent Series Inductance（ESL）。

在低於 Self-Resonant Frequency（SRF）的區域，Capacitor 主要表現為 Capacitive，Frequency 提升時 Impedance 通常下降。

到達 SRF 附近時，Impedance 下降至最低點。

當 Frequency 超過 SRF 後，ESL 開始主導，元件逐漸呈現 Inductive Behavior，Impedance 再次上升。

因此，超過 SRF 後，該 Capacitor 對更高 Frequency Noise 的 Decoupling Effectiveness 會逐漸下降。

一般而言，在相近 Technology 下，較小 Package 往往具有較低 ESL，而不同 Capacitance Value 的 SRF 也不同。

這也是部分設計會組合不同 Capacitor Value 的原因：

• 100 nF 可處理相對較高 Frequency Range
• 1 µF 可以支援中間 Frequency Range
• 10 µF／Bulk Capacitor 可以支援較低 Frequency、較大能量的 Load Transient

不過，實際 PDN Design 並不是單純「電容值越多越好」。對 High-Speed Processor、FPGA 或 SoC，應根據 Target Impedance、Package／Plane Resonance 與 Datasheet Recommendation 進行設計。

即使 Capacitor 本身具有理想 SRF，如果 Placement 距離 IC 太遠，PCB Trace／Via 所增加的 ESL 仍可能大幅降低 High-Frequency Decoupling Effectiveness。

圖：10 µF 與 100 nF Capacitor 的 Impedance vs. Frequency 曲線，以及各自的 Self-Resonant Frequency Dip。

為什麼 100 nF 是最常見的 Decoupling Capacitor Value？

100 nF 長期以來一直是 Digital Circuit 中非常常見的 Local Decoupling 起始值，主要原因包括：

• 在小型 Package 中具有良好的 High-Frequency Performance。
• 容易使用低 ESL 的 Compact MLCC 實作。
• 價格低且供應非常普遍。
• 對大量一般 Digital IC 而言，是實用的 General-Purpose Starting Value。

不過，High-Speed Processor、FPGA 與 System-on-Chip（SoC）通常不能只依賴一顆 100 nF Capacitor。

它們可能還需要：

• 額外 100 nF Local Capacitor
• 1 µF
• 數 µF 至數十 µF Bulk Capacitor
• 不同 Power Domain 的獨立 Decoupling Network

以支援不同 Frequency Range 與 Load Transient。

因此，100 nF 更適合視為 Digital Decoupling 的常見起始值，而不是適用所有 IC 的固定答案。

Decoupling Capacitor 應該如何正確 Placement？

Decoupling Capacitor 的 Placement 與選擇正確 Capacitance Value 同樣重要。

一顆規格完全正確的 Capacitor，如果距離 IC 過遠、Current Loop 太大，High-Frequency Decoupling Performance 仍可能非常差。

靠近 IC Power Pin

Local Decoupling Capacitor 應盡可能靠近對應 IC Power Pin。

原文以「幾毫米內」作為一般概念，但真正的目標並不是追求某一個固定 Distance，而是盡量縮短完整 High-Frequency Current Loop 的 Electrical Path。

距離越長，PCB Interconnect Inductance 通常越高，而這正是 High-Frequency Decoupling 最需要避免的問題。

保持 Trace 短且直接

從 Capacitor 到 IC Power Pin、Power Plane 與 Ground Plane 的連接都應盡可能：

• 短
• 直接
• 低 Inductance

這可以降低 Transient Current Path 中的 Parasitic Resistance 與 Inductance。

縮小 Current Loop Area

由 IC Power Pin、Decoupling Capacitor、Power／Ground Return Path 形成的 Loop Area，應盡可能縮小。

較小的 Current Loop 通常具有：

• 較低 Loop Inductance
• 較低 EMI Radiation
• 更好的 High-Frequency Power Integrity

如果 Decoupling Capacitor Placement 不佳，Loop Inductance 就會提高，降低 Capacitor 在 High Frequency 的實際效果。

建立低阻抗 Ground Plane Connection

如果 PCB 使用 Solid Ground Plane，Capacitor Ground Pad 應透過短且低 Inductance 的 Path 連接 Ground Plane。

避免讓 Return Current 必須經過：

• 很長的 Ground Trace
• 不必要的 Layer Transition
• 繞遠的 Return Path

使用 Dedicated Via

如果 Capacitor Pad 到 Power／Ground Plane 需要 Via，可以將 Via 儘量靠近 Capacitor Pad。

在 Layout Space、Current Requirement 與 Manufacturing Capability 允許的情況下，也可以利用多個 Parallel Via 降低 Connection Inductance。

每個 Power Pin 都需要一顆 Capacitor 嗎？

許多 Modern IC，尤其是 FPGA、Processor 與 High-Pin-Count Microcontroller，具有多個 VDD／Power Pin。

一般設計原則通常會在每個需要 Local Decoupling 的 Supply Pin／Pin Group 附近提供對應 Capacitor。

但是否真的需要「每一個 Pin 一顆」、不同 Pin 是否共用 Local Capacitor，以及需要多少 Capacitance，都必須依特定 IC Datasheet／Reference Layout 為準。

圖：Decoupling Capacitor 靠近 IC 與距離 IC 過遠的 PCB Layout 比較。

不同 PCB 類型的 Decoupling Capacitor Layout 建議

Bulk Capacitor vs. Local Decoupling Capacitor

完整的 Power Distribution Network 通常需要不同 Capacitance／Impedance Characteristic 的 Capacitor 共同工作，而不是只使用其中一種。

• Bulk Capacitor： 支援較低 Frequency、較大 Energy 的 Load Change。原文列出的典型範圍為約 10–47 µF 或更高，通常配置在 Power Input 或 Regulator Output 附近。
• Local Decoupling Capacitor： 處理 IC 附近較快速的 Switching Transient，常見值為 100 nF，部分設計再搭配 1 µF 或其他 Value。
• 共同工作： 目標是在更寬 Frequency Range 內維持較低 PDN Impedance。

圖：Power Input 經過 Bulk Capacitor，再向具有 Local 100 nF Decoupling Capacitor 的 IC 供電。

Decoupling Capacitor 常見 Layout 錯誤

圖：PCB Layout 中常見的 Decoupling Capacitor Placement Error。

常見 MCU 的 Decoupling Capacitor 配置

多數 MCU Manufacturer 都會建議在 Supply Pin 附近配置 Local Ceramic Decoupling Capacitor。

以下數值為原文整理的典型示例，實際設計仍必須以所使用的完整 Device Part Number 與官方 Hardware Design Guide 為準。

圖：100 nF Decoupling Capacitor 配置於 STM32 VDD Pin 附近，並透過短 Via 連接 Ground Plane 的 PCB Layout 範例。

Decoupling Capacitor Design Checklist

• 將 Local Capacitor 盡可能靠近對應 Power Pin。
• 保持 Power 與 Ground Current Path 短且低 Inductance。
• 有 Ground Plane 時，建立短而直接的 Return Path。
• 一般 Digital Decoupling 可優先評估 X7R／X5R MLCC。
• 在 Regulator／Power Entry 附近配置符合需求的 Bulk Capacitance。
• 查看 MLCC DC Bias Characteristic，而不只看 Nominal Capacitance。
• 確認 Capacitor SRF／ESL 與 PCB Interconnect Inductance。
• 始終優先遵循 IC Datasheet／Reference Design 建議的 Value 與 Placement。

結論

選擇正確 Capacitance 只完成了 Decoupling Design 的一半。

真正穩定的 Power Distribution Network，還需要將：

• Low-ESL MLCC
• 合適 Capacitance Value
• 短 PCB Trace
• 低 Inductance Via
• Solid Power／Ground Plane
• 小 Current Loop
• Manufacturer 建議的 Placement

整合在一起。

良好的 Decoupling Design 可以改善 Power Integrity 與 Signal Integrity、降低 EMI，並提高從簡單 Microcontroller PCB 到複雜 High-Speed Digital System 的整體 Reliability。

Decoupling Capacitor 常見問題