共面波導在高頻 PCB 設計中的優勢

你是否曾想過，為什麼有些 RF 與微波 PCB 設計會把接地銅箔直接佈在同一層訊號走線旁邊？這種方法稱為共面波導，並且已悄悄成為高頻 PCB 設計中最重要的傳輸線結構之一。從 5G 基地台到 77 GHz 車用雷達模組，共面波導已廣泛存在於現代電子產品中。當你的電路板工作頻率超過 1 GHz 時，所選擇的傳輸線幾何結構會直接影響訊號完整性、EMI 表現與製造良率。

微帶線與帶狀線已主導數十年，但共面波導具備一組獨特優勢，使其成為許多高頻應用中的首選。本文將說明什麼是共面波導、它為什麼重要、在高頻設計中使用此方法的主要優點、最重要的設計方法，以及哪些製造考量能確保良好結果。無論你正在設計 RF 前端模組，還是高速數位連線，了解共面波導都能讓你的 PCB 設計工具箱多一項強大工具。

什麼是共面波導？為什麼它很重要？

定義與基本工作原理

共面波導（CPW）是一種平面傳輸線形式，其中接地與訊號走線都位於同一個 PCB 層上。此結構由中央導體，也就是訊號走線，以及訊號線兩側的兩個接地平面組成，兩者之間保留一小段間隙。三個導體都位於介電基板上。

訊號走線會傳播電磁波，其電場主要集中在訊號走線與相鄰接地平面之間的間隙中。這與微帶線形成鮮明對比；微帶線的回流電流會由基板下方的獨立接地平面承載。CPW 中的回流路徑則位於同一個表層上。

實務上，你會遇到兩種主要變體：

• 標準 CPW（未接地）：訊號走線與共面接地平面位於頂層表面，下方沒有接地平面。這種結構較簡單，但在實際 PCB 中較少使用。
• 導體背覆式 CPW（CBCPW）：這類結構類似接地共面波導（GCPW），差別在於會加入底層接地平面，並透過導通孔將共面接地彼此連接。它是量產 PCB 中最常用的形式，因為可提供更好的隔離效果與更穩定的回流路徑。

CPW 的特性阻抗由訊號走線寬度（W）、走線與接地平面之間的間隙（G）、基板厚度（H），以及基板材料介電常數（Dk）決定。標準 FR4（Dk = 4.4）上的 50 歐姆 CPW，可能可用約 0.3 mm 的走線寬度與 0.15 mm 的間隙實現，但這些數值會隨疊構大幅變化。

何時應選擇共面波導，而不是其他傳輸線

那麼，什麼情況下共面波導會比傳統微帶線或帶狀線更合適？答案在於頻率、元件整合方式與設計彈性。CPW 在 10 GHz 以上頻率特別有吸引力，因為此時微帶線會因表面波輻射與色散增加而開始性能下降。在毫米波頻率，也就是 30 GHz 以上時，由於 CPW 具備更好的高頻特性，通常會成為預設選項。

以下是協助判斷的快速比較：

最重要的實務優勢之一，是 CPW 可讓你直接把表面黏著元件放在傳輸線上，而不需要透過導通孔連到下方接地平面。這可消除可能在 20 GHz 以上頻率造成重大問題的導通孔電感。當 MMIC（單晶微波積體電路）封裝的接地焊墊與訊號焊墊位於同一表面時，CPW 是直覺且經常是唯一可行的選項。

高頻應用中的主要優勢

更好的訊號完整性與更低損耗

共面波導的訊號完整性優勢會隨頻率升高而更加明顯。為什麼會這樣？首先，CPW 在高頻下的色散低於微帶線。微帶線中的電磁場屬於混合模式，其有效介電常數會隨頻率變化，且部分電場在基板中、部分電場在空氣中。CPW 會讓更多電場集中在導體之間的間隙中，因此可形成更均勻的傳播模式，並在寬頻範圍內降低訊號失真。

其次，輻射損耗會顯著降低。微帶線在高頻時更容易輻射能量，尤其是在彎角與接面等不連續位置。CPW 結構中的共面接地平面可形成天然屏蔽，將電磁場限制在走線附近。第三，由於導通孔數量減少，CPW 設計能消除一項重要的寄生電感與阻抗不連續來源。高頻訊號路徑中的每一個導通孔都會造成微小阻抗突起。CPW 透過讓接地回流與訊號位於同層，減少這些不連續。

更好的 EMI 屏蔽與緊湊佈局彈性

訊號走線被共面接地平面包圍，可形成天然電磁屏蔽。這是 CPW 在高密度、多功能 PCB 設計中最容易被低估的優勢之一。

以下是主要 EMI 與佈局優點：

• 共面接地可在訊號層本身立即提供電磁限制，降低相鄰傳輸線之間的串擾。
• 在 GCPW 設計中，共面接地與底層接地平面會形成類似帶狀線的準屏蔽環境，同時保留微帶線易於貼裝元件的優點。
• 沿 CPW 邊緣進行接地縫合，可形成有效的導通孔圍欄，進一步封閉電磁場。
• CPW 可透過改變走線寬度與間隙寬度來調整阻抗，讓設計者在狹窄佈線空間中更容易達成目標阻抗。

這點特別實用。在微帶線中，若疊構固定，真正能控制阻抗的主要旋鈕只有走線寬度。CPW 則有兩個獨立變數：走線寬度與間隙寬度。這表示你可以透過縮小間隙，用較窄的走線達成 50 歐姆，這對空間受限的緊湊佈局非常有利。

共面波導的關鍵設計技巧

阻抗計算與線路尺寸最佳化

任何共面波導設計的基礎，都是讓阻抗正確。CPW 特性阻抗由四個主要變數決定：

• 訊號走線寬度（W）：走線越寬，阻抗越低。
• 間隙寬度（G）：間隙越大，阻抗越高。
• 基板厚度（H）：基板越厚，阻抗會略微上升。
• 介電常數（Dk）：Dk 越高，阻抗越低。

對典型未接地 CPW 而言，阻抗會以 W / (W + 2G) 的比值表示，並且是完整橢圓積分的函數。簡化公式如下：

Z0 = (30  pi) / (sqrt(Dk_eff)  (K(k) / K'(k)))

其中 K(k) 代表第一類完整橢圓積分，K'(k) 則是其互補函數。實務上，你不會手算這個公式，而是會使用場求解器或阻抗計算工具。對 GCPW（導體背覆式）而言，下方接地平面也會影響阻抗，因此計算會更複雜。較新的 EDA 系統，例如 EasyEDA、Altium Designer 與 KiCad，本身都內建阻抗計算工具，或可搭配 Si9000 等場求解器，準確計算 GCPW 幾何結構。

以下是 50 歐姆 GCPW 的一些實用設計規則：

接地平面配置與導通孔放置規則

GCPW 設計中的接地導通孔不只是可有可無的加分項。它們在確保訊號完整性，以及避免共面接地與底層接地平面之間產生不想要的平行板波導模式方面，扮演關鍵角色。

可靠 GCPW 設計可遵循以下放置規則：

• 沿 CPW 訊號走線兩側，以固定間距放置接地導通孔。
• 在最高工作頻率下，導通孔之間距離應小於 1/20 波長。以 FR4 上 10 GHz 設計為例，這代表導通孔間距不應超過約 0.7 mm。
• 第一排導通孔應盡量靠近間隙邊緣，並符合製造規則限制，通常距離約 0.2 至 0.3 mm。
• 在 20 GHz 以上頻率，應使用多排交錯導通孔，以形成更有效的導通孔圍欄。
• 在轉換位置，例如彎角、T 型接點與元件焊墊附近，應增加導通孔密度以補償不連續性。
• 確保訊號走線兩側的共面接地平面最小寬度至少為間隙寬度的 3 倍（最低 3G，建議 5G）。

訊號走線下方的平面必須完整且連續。CPW 走線下方若有槽孔、挖空或平面分割，都會造成阻抗不連續，並嚴重影響性能。這與微帶線的原則相同，只是在 CPW 中更重要，因為回流電流會同時分布於共面接地與底層平面。

可靠共面波導 PCB 的製造考量

精密蝕刻與銅箔輪廓控制

相較於一般微帶線設計，共面波導 PCB 需要更高的製造公差控制。原因是阻抗對間隙寬度非常敏感，而間隙通常比走線寬度窄得多。若間隙為 0.15 mm，且蝕刻公差為 +/- 0.025 mm，代表你的間隙可能有約 33% 的變動，這會直接反映在阻抗變化上。

關鍵製造因素包括：

蝕刻係數控制：化學蝕刻後的截面形狀會呈梯形，因此銅箔頂部的間隙會不同於基板表面的間隙。以 1 oz（35 um）銅厚為例，蝕刻側蝕量可能達到每側 20 至 30 um。

銅表面粗糙度：在 5 GHz 以上時，集膚深度會接近銅表面粗糙度的量級。粗糙銅箔會增加導體損耗。標準 FR4 銅箔的 Rz 粗糙度約為 6 至 10 um，而低輪廓銅箔（HVLP、VLP）可將其降至 2 至 3 um。

最小間隙：並非所有製造商都能穩定製作高頻 CPW 所需的細間隙。標準 PCB 製程通常可支援低至 0.1 mm（4 mil）的間隙，而更進階製程可支援 0.075 mm（3 mil）或更小。

材料選擇與公差管理

基板材料對共面波導性能有巨大影響，尤其是在高頻下。選擇材料時應考慮以下項目：

在 6 GHz 以下設計中，可以使用標準或高速 FR4 搭配 GCPW，只要在阻抗分析中考慮 Dk 差異即可。標準 FR4 的損耗正切在 6 GHz 以上會開始明顯影響訊號品質，此時應改用低損耗材料，例如 Rogers RO4000 系列。Dk 公差在 CPW 中特別重要，因為它會直接影響阻抗準確性。即使蝕刻理想，Dk 變動達 +/- 10% 的標準 FR4 仍可能出現 5% 以上的阻抗波動。Dk 公差為 +/- 1.5% 的 Rogers 材料可提供更好的阻抗控制，這也是多數嚴肅 RF 與毫米波應用會指定 Rogers 材料的原因。

JLCPCB 在共面波導 PCB 生產上的專業能力

支援高頻設計的先進製造能力

若要生產可靠的共面波導 PCB，製造能力必須超越一般電路板生產。JLCPCB 提供執行高頻 CPW 設計所需的工具，例如公差可達 +/- 10% 的阻抗控制製造能力。其與 CPW 製造相關的能力包括支援最小 3.5 mil（0.09 mm）的走線與間隙寬度，涵蓋多數實際 GCPW 幾何結構。JLCPCB 也提供多種高頻基板材料，例如 Rogers RO4350B、RO4003C 與其他低損耗層壓材料，這些對 6 GHz 以上設計至關重要。

整合式 DFM 支援與一致高良率結果

JLCPCB 能為共面波導設計提供的最重要項目之一，就是可製造性設計（DFM）審查。當你提交 Gerber 檔案後，其工程團隊會根據製造能力驗證你的 CPW 幾何結構，並在生產流程開始前找出任何可能問題。

這對 CPW 特別關鍵，原因包括：

• 過窄而無法可靠蝕刻的間隙寬度，會被及早標記。
• 間隙邊緣附近的導通孔放置位置，會依鑽孔對位公差進行驗證。
• 阻抗控制需求會與可用材料批次進行比對。

即時報價系統也可讓你立即確認不同設計選項對成本的影響，例如從 FR4 改為 Rogers，或加入阻抗控制需求。這種快速回饋機制能協助你在決定投產前，就在性能與成本之間找到最佳設計。

從原型到量產的可擴展解決方案

共面波導設計通常會從需要快速交付的原型開始，以便進行驗證與調校。JLCPCB 標準板可提供 1–2 天的快速生產週期，先進材料的交期也具備競爭力，因此你可以快速迭代 CPW 設計。

CPW 設計也非常適合搭配 SMT 組裝服務。由於共面波導結構特別適合表面黏著元件整合，若由同一來源完成組裝與製造，便能確保元件貼裝精度與傳輸線幾何結構同樣可靠。JLCPCB 讓高頻共面波導設計的原型製作與優化更具成本效益，PCB 製造起價僅 $2 美元，鋼網最低可至 $6 美元。

共面波導常見問題