PCB 組裝常見焊點缺陷及改善對策
1 分鐘
- 一、常見焊點缺陷（Solder Joint Defects）分析
- 二、立碑效應（Tombstoning PCB）：表面張力失衡缺陷
- 三、焊錫不足（Insufficient Solder）：隱性品質隱患
- 四、SMT缺陷的製程量化管控與根除
一、常見焊點缺陷（Solder Joint Defects）分析
1. 冷焊（Cold Solder Joint）
冷焊點為外觀檢測中易誤判的隱蔽缺陷。其特徵為焊點表面呈黯淡粗糙顆粒狀，金屬間化合物（IMC）層生長不充分。
- 成因：焊接過程局部峰值溫度未達錫膏完全共晶溫度；或大熱容量元件（大型電感、散熱塊）過度吸熱，導致錫膏熔融潤濕不充分。
- 風險：冷焊點機械強度不足，產品承受振動或熱循環（Thermal Cycling）時，焊點易萌生微裂紋，引發電路間歇性開路故障。
2. 焊錫橋接（Solder Bridging）
相鄰或多個焊點在非導通區域發生連接，即形成焊錫橋接（短路）缺陷。
- 成因：高發於細間距元件（如0.4mm pitch QFN、BGA），誘因包含鋼網開孔尺寸偏大、錫膏印刷對位偏移、回流焊升溫速率過快導致錫膏塌陷。
- 防範：製程端優化鋼網寬厚比；設計端增設阻焊橋（Solder Mask Dam），為阻斷錫膏延展的核心物理防護措施。
圖1.常見焊點缺陷圖
二、立碑效應（Tombstoning PCB）：表面張力失衡缺陷
立碑效應為微型晶片元件（電容、電阻）典型SMT缺陷，表現為元件一端焊合、另一端直立懸空，外觀類似墓碑。
圖2.立碑效應示意圖
1. 缺陷本質：表面張力失衡機制
立碑效應核心為元件兩端熔融錫膏表面張力失衡。當單側張力大於另一側張力與元件自重之和時，元件被牽拉直立，形成缺陷。
2. DFM設計誘因
· 散熱不對稱：元件一端焊盤連接大面積銅箔（接地平面），另一端連接細走線；細走線端升溫更快、錫膏先熔融，單側拉力牽引元件翹起。
· 焊盤尺寸異常：兩端焊盤設計不對稱或間距超標，造成錫膏潤濕速率時序差，誘發張力失衡。
三、焊錫不足（Insufficient Solder）：隱性品質隱患
焊錫不足指焊點錫量未達IPC標準規定的最小爬錫高度（如晶片元件端頭高度25%）。
- 印刷製程異常：超70%缺陷源自錫膏印刷（SPI）工序，成因含鋼網開孔堵塞、刮刀壓力過大導致錫膏刮除。
- 燈芯效應（Wicking Effect）：過孔（Via）與焊盤間距過小且未做阻焊覆蓋（Via Tenting），熔融錫膏因毛細作用吸入過孔，造成焊盤錫量短缺。
四、SMT缺陷的製程量化管控與根除
業界以百萬機會缺陷數（DPMO）量化評估SMT產線製程能力。
將DPMO控制至雙位數，需構建三道品質防線：
1. 錫膏印刷檢測（SPI）：回流焊前篩查錫膏面積、體積、高度異常，為低成本前置攔截工序。
2. 回流曲線動態優化：高密度混裝PCB需以即時測溫設備（如KIC）調整預熱段時長，縮小板面元件溫差（ΔT），抑制冷焊與立碑。
3. AOI與X-Ray聯動檢測：光學AOI排查外觀缺陷；X-Ray檢測BGA內部空洞與隱蔽焊點，實現全覆蓋檢測。
結論：高良率取決於前端設計
PCB組裝缺陷管控的關鍵在設計階段，而非後端返修。掌握立碑效應熱對稱原理、精算細間距元件阻焊開窗尺寸、佈線避開燈芯效應誘因，為成本最優的品質策略。2026年高封裝密度製造背景下，落實DFM規範與精細化SMT製程，是實現產線零缺陷的必要條件。
持續學習
3D錫膏檢測（SPI）技術應用與製程管控規範
一、從2D到3D SPI：檢測技術迭代 PCB錫膏印刷檢測（SPI）為SMT製程前置品質管控環節，直接影響後續焊點良率與產品可靠性。早期產業採用2D影像檢測，以頂置光源灰階對比成像為基礎僅能識別錫膏覆蓋面積、平面偏移量，無法量測垂直高度、立體體積、表面形貌等三維參數。 2D SPI不具備隱性缺陷識別能力，錫膏薄化、邊緣微塌陷、局部拉尖、微量缺錫等問題易流入回流工序，引發虛焊、冷焊、元件偏移等不良，增加返工成本與物料損耗。 隨電子產品小型化、高密度化，3D SPI已成高精密SMT產線標準配置。3D SPI採用相位測量輪廓術（PMP），設備輸出條紋結構光投射至錫膏表面，成像單元捕獲光柵變形資訊，經演算法重建三維輪廓，完成三項核心參數量化： 錫膏高度：量測堆疊垂直高度，驗證刮刀刮除、鋼網脫模不均異常，確保符合規格。 錫膏體積：計算微米級堆疊體積，為焊點潤濕性、機械強度的直接評估指標。 表面形貌：識別邊緣塌陷、尖角凸起、局部缺料、表面孔洞等異常。 二、SPI前置管控：錫膏印刷缺陷識別與根因 SMT製程數據顯示，超70%焊點不良源自錫膏印刷。SPI於回流前實施全板檢測，識別分類缺陷、攔截不良PCB，避免後續......
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