階層式原理圖設計指南：簡化複雜 PCB Layout 與製造流程

階層式原理圖設計介紹

階層式原理圖（Hierarchical Schematic）透過頂層功能區塊與下層 Sub-Sheet 組織複雜電子設計，而不是將所有電路分散在多張彼此缺乏結構關係的平面式圖紙中。

對現代高密度硬體而言，這種架構化方法非常重要。它可以協助管理複雜訊號路徑、降低連線錯誤，並讓設計更順利地轉換成多層 PCB 製造資料。

什麼是階層式原理圖？

階層式原理圖是一種結構化電路設計方法，專案最上層會作為互動式功能 Block Diagram。與在多張沒有明確結構的頁面中放置數百個元件符號的 Flat Schematic 不同，階層式工作流程會建立嚴格的 Parent-Child 關係。

頂層的 Sheet Symbol 代表主要硬體子系統，例如 Power Management、MCU 或 Audio DSP；每一個功能區塊都會直接連結至對應的 Child Sub-Sheet，而真正的元件、電路與內部連線則放在該 Sub-Sheet 中。

訊號會透過明確定義的 Hierarchical Port 與 Sheet Pin，在 Parent Sheet 與 Child Sheet 之間傳遞。

將複雜子電路視為彼此獨立的功能模組，可以讓工程師在不失去整體系統脈絡的情況下，更容易瀏覽、審查以及維護高密度 PCB 專案。

以下可以比較 Flat Schematic 與 Hierarchical Schematic 在實際工程工作中的結構差異：

為什麼現代複雜硬體需要階層式結構？

現代電子設計大量使用高速數位架構以及多層 PCB Stackup，使傳統 Flat Schematic 很快變得難以管理。

當設計包含數百個以上元件時，平面式 Multi-Sheet Schematic 往往高度依賴 Global Net Label。這會增加意外訊號短路的風險，使跨 Sheet 訊號追蹤變得繁瑣，也容易讓主要 Signal Path 隱藏在大量標籤與圖紙之中。

階層式原理圖可以透過以下四個核心設計原則改善這些問題：

• 訊號 Scope 隔離：Net 預設只存在於各自的 Sub-Sheet 中，除非明確透過 Hierarchical Port 引出，因此可以降低不同 Sheet 之間發生非預期訊號碰撞的風險。
• 提早管理設計約束：PCIe、DDR Memory 或 USB 3.0 等高速介面，可以在設計初期就建立成獨立模組，使工程師更容易提前套用差分對長度匹配，以及阻抗控制規則。
• 簡化軟硬體共同開發：Embedded Software Engineer 可以像閱讀程式 Library 一樣閱讀頂層硬體功能區塊，直接將 MCU GPIO 分配與特定功能 Sub-Sheet 對應。
• 改善 Design Review 流程：Reviewer 可以先在 Parent Sheet 層級確認系統架構與訊號邏輯，再進一步查看元件層級的 Sub-Sheet，縮短大型專案的工程審查時間。

PCB 設計中使用階層式原理圖的主要優勢

階層式原理圖可以為工程團隊帶來模組重複使用、多人平行開發以及更低的 Netlist 錯誤率。這些優勢不僅能縮短工程開發週期，也可以在 PCB 原型與量產階段降低製造錯誤。

設計重複使用與模組化工程

採用階層式原理圖，可以將單一電路功能轉化成標準化工程模組。

例如一組多相 Buck Converter、USB-C Interface 或 MCU Pinout 一旦完成實驗室驗證，就可以將對應 Sub-Sheet 儲存起來，在其他專案中再次使用，而不需要每一次都重新設計整套電路。

模組化設計可以減少工程時間，同時提高硬體可靠度。已經完成驗證的 Hierarchical Sub-Sheet 可以將既有的元件 Footprint、電氣架構與部分已驗證設計規則直接帶入新專案，降低重複發生 DFM 問題的風險。

提高團隊協作效率與平行開發能力

在多人硬體團隊中，Flat Schematic 容易產生 Version Control 瓶頸，因為多名工程師如果同時修改相同大型專案檔案，可能造成 Merge Conflict，甚至發生檔案內容衝突。

階層式原理圖則可以將整個系統拆分成多個獨立 Sub-Sheet File，使不同檔案可以分別進行版本管理。

Hardware Team Lead 可以按照專業領域分配工作：

• RF & Wireless Specialist：負責 `RF_FrontEnd.sch` Sub-Sheet 中的 Bluetooth／Wi-Fi Front-End 電路最佳化。
• Power Electronics Engineer：負責 `Power_Supply.sch` 中的高效率 Switching Power Supply。
• Analog & Sensor Engineer：負責 `Sensor_Array.sch` 中的高精度 Analog Signal Conditioning。
• Lead System Architect：在 Master Top-Sheet 中利用標準化 Hierarchical Port 將所有完成的 Sub-Sheet 連接起來，再執行 Project-Level ERC。

降低人為錯誤並簡化除錯

Duplicate Net Label、Floating Input Pin 與意外短路，都是造成 PCB Revision 的常見電氣錯誤。

階層式原理圖會將訊號 Net 限制在 Local Scope 中，只有透過 Hierarchical Port 明確引出的訊號才能離開該 Sub-Sheet。

這種嚴格的 Scope 管理可以降低不同 Sheet 之間意外連線的可能性。

如果實體 PCB Bring-Up 時發現某個訊號異常，工程師也可以先直接追蹤至對應 Functional Block，再進入該 Sub-Sheet 除錯，而不是在數十張沒有明確結構的原理圖中逐頁搜尋。

階層式原理圖設計步驟

建立有效的 Hierarchical Schematic，需要先規劃頂層 Block Symbol，再正確定義 Pin Direction、管理 Net Scope，最後才將邏輯設計 Forward Annotate 至 PCB Layout。

遵循一致的工程規則，可以讓原理圖 Capture、Netlist Extraction 與實體 PCB Layout 之間的轉換更加順暢。

步驟 1：規劃頂層 Block Diagram 與 Sheet Symbol

首先在 EasyEDA、Altium 或 KiCad 等 EDA 環境中建立 Master Sheet。

不要一開始就直接放置大量元件，而是先建立代表主要硬體子系統的高階 Sheet Symbol。

可以按照實際訊號與電源流程安排功能區塊，例如：

• 左側配置 Power Input
• 中央配置主要 Processing Core
• 右側配置 Peripheral Interface 或 Analog Output

每一個 Sheet Symbol 都應直接連結至對應的 Child Sub-Sheet File。

步驟 2：定義 Port Connection 與 Hierarchical Pin

在 Parent Page 建立 Sheet Symbol 之後，接著需要在各個 Child Sub-Sheet 中加入 Hierarchical Port，定義哪些訊號會進入或離開該模組。

再將這些 Sub-Sheet Port 與 Parent Sheet Symbol 同步，產生對應的 Hierarchical Pin。

建立 Port 時，應明確設定 Electrical Type，讓 EDA 的電氣規則檢查可以更有效運作：

• Input Port：用於輸入控制訊號、Clock Source 與 Sensor Feedback。
• Output Port：用於輸出 Driver、Status Indicator 與 Analog Signal。
• Bidirectional Port：適合 I2C_SDA、CAN_H／CAN_L 與 Memory Data Line 等多方向通訊訊號。
• Power Port：用於 +3V3、+5V、VBUS 等 System Power Rail，以及 GND、AGND 等 Reference Ground。

正確的 Pin Type 可以讓 Electrical Rules Check（ERC）在產生 PCB Netlist 之前，就找出 Floating Net、Pin Type 不匹配與 Undriven Logic Line 等問題。

步驟 3：跨 Sheet 管理 Net Name、Bus 與 Power Rail

在 Multi-Sheet Schematic 中，Net Scope 管理非常重要。

Local Net 應限制在自己的 Sub-Sheet 中，而 SPI_MOSI、UART_TX、I2C_SDA 等需要跨功能區塊傳遞的 Bus Signal，則應透過明確定義的 Hierarchical Port 進行連接。

對 Power Distribution 而言，可以根據電路敏感程度選擇不同的 Scope 策略：

• Global Power Net：GND、+3V3 等標準 Power Name 可以自動存在於所有 Schematic Sheet。這可以減少圖面雜亂，但需要嚴格管理，避免高雜訊 Digital Power 誤接到敏感 Analog Domain。
• Hierarchical Power Port：將 AVCC_3V3、AGND 等 Power Rail 明確透過 Sheet Port 傳遞。這樣可以提供更完整的電源區域隔離，並允許工程師在指定 Top-Level 位置配置 Ferrite Bead Filter 或 Single-Point Ground Connection。

步驟 4：將 Sheet Block 轉換至 PCB Layout

當原理圖完成 Electrical Rules Check（ERC）後，即可提取 Hierarchical Netlist 並初始化實體 PCB Layout。

現代 EDA 軟體通常可以把 Schematic Sheet Structure 對應成 PCB Layout 中的 Room 或 Component Cluster。

按照原理圖 Sub-Sheet 將實體元件分組，可以簡化 Placement。高速 Trace、Power Decoupling Capacitor 與 ESD Protection Array 也可以直接配置在相關 IC Pin 附近，在開始 Main Bus Routing 之前先維持良好的 Signal Integrity。

階層式設計的常見問題與避免方法

Hierarchical Schematic 的錯誤通常來自 Net Scope 設定錯誤、Component Re-Annotation 衝突，以及未完成 Netlist 驗證。

在設計早期發現這些問題，可以降低製造延誤、PCBA 返工以及裸板報廢的風險。

Net Scope 不一致與 Global／Local Signal 混淆

階層式原理圖中一個常見錯誤，是在沒有明確規劃的情況下混合使用 Global 與 Local Net Scope。

例如工程師在某個 Child Sheet 使用 Local Net Label，接著在另一個 Sheet 重複使用完全相同的名稱，並假設兩者仍然保持 Local。

但在部分 EDA 工具或特定設定下，這些同名 Net 可能被合併，進而產生非預期短路。

為了降低 Net Scope 衝突，建議整個工程專案建立一致的多層級 Net Naming Convention。

產生 BOM 時出現重複 Designator

當同一個 Hierarchical Sub-Sheet 在專案中被重複使用時，例如四組完全相同的 Audio Driver Channel，Sub-Sheet 中原本的 R1、C1、U1 等 Component Designator 可能在 BOM Export 時產生衝突。

可以透過 EDA 的 Automatic Multi-Sheet Annotation Rule 避免重複編號。

例如使用：

• `R_Sheet1_1`
• Sheet 1 使用 R100 系列
• Sheet 2 使用 R200 系列
• Sheet 3 使用 R300 系列

這樣可以確保自動 SMT 組裝時，每一個元件都具有唯一且明確的 Reference Designator。

PCB 下單前的 DFM 與 Netlist 驗證

如果在沒有驗證 Netlist 的情況下直接產生 Gerber 或 ODB++ 製造檔案，就可能讓原理圖表面上看起來完全正常，但 Background Netlist 中仍然存在斷線或錯誤連接。

提交 PCB 製造檔案之前，可以按照以下 Checklist 檢查：

• 執行 Electrical Rules Check（ERC）：確認沒有 Error，也沒有尚未確認的 Floating Pin 或 Undriven Net Warning。
• 輸出 IPC-D-356 Netlist：直接從已完成 Compile 的原理圖專案產生標準化電氣 Netlist。
• 交叉驗證 Gerber Netlist：使用 DFM Viewer 將 Gerber Copper Layout 與輸出的 IPC-D-356 Netlist 進行比較。
• 檢查 Multi-Sheet BOM：確認所有重複 Sub-Sheet Channel 都使用唯一 Designator，而且每一個元件都具有正確 Manufacturer Part Number（MPN）。

從階層式原理圖到 JLCPCB PCB 製造

JLCPCB 可以透過 EasyEDA 整合、自動化 Netlist／DFM 驗證以及多層 PCB 製造能力，將複雜的 Hierarchical Schematic 轉化成實際硬體。

EasyEDA 與主流 CAD 工具整合

使用 EasyEDA 的工程師可以建立 Hierarchical Multi-Sheet Schematic，並將專案資料直接轉換至 JLCPCB 下單流程。

EasyEDA 可以統一處理 Component Reference Designator、BOM 與 Netlist 資料，降低設計資料與 PCB 製造資料之間的格式轉換負擔。

如果使用 Altium Designer、KiCad 或 OrCAD 等其他 EDA 工具，則可以輸出標準 PCB Manufacturing File。

從 Hierarchical Project 中產生乾淨的 IPC-D-356 Netlist，有助於製造端進行自動化解析與電氣資料驗證。

下單階段的自動 Netlist 與 DFM Rule Check

將 PCB 專案檔案上傳至 JLCPCB 後，自動化 Design for Manufacturability（DFM） 系統可以按照實際 PCB 製造條件檢查 Board Geometry。

檢查項目包括 Trace Width、Clearance、Hole Aspect Ratio 與 Copper Layer Symmetry 等，在正式 Etching 之前協助發現潛在製造問題。

高密度與多層 PCB 的快速原型製造

將大型 Multi-Sheet Hierarchical Schematic 轉換成高密度多層 PCB，需要較高精度的 PCB 製造能力。

原文列出的 JLCPCB 製造能力包括 2 至 32 層 PCB，並可使用High-Tg FR-4 材料、±10% Trace Impedance Tolerance，以及 ENIG 等進階表面處理。

再搭配 PCB 製造與 Turnkey SMT Assembly Service，工程師可以提交 Hierarchical BOM 與 CPL（Component Placement Location）檔案，進行自動化 PCBA 組裝。

透過將 Netlist 與實際 Assembly File 交叉驗證，可以降低人工焊接與 Placement Error。原文列出的交付能力為最快約 24 至 48 小時完成組裝板。

階層式原理圖設計常見問題

階層式原理圖設計結論

階層式原理圖設計可以將複雜、高密度 PCB 專案拆分成結構清楚、可重複使用而且更容易審查的功能子系統。

透過頂層 Block Symbol 與下層 Sub-Sheet 建立清楚的 Parent-Child 關係，工程團隊可以降低 Netlist 錯誤、加快多人平行開發，也能讓邏輯電路設計更順利地轉換成實體 PCB Layout 與製造資料。

再搭配 JLCPCB 的 EasyEDA 整合與自動化 DFM 檢查，可以進一步降低從原型開發到量產過程中的設計與製造問題。