如何解決高頻 PCB 設計中的 EMI/EMC 與訊號完整性問題

高頻 PCB 設計充滿挑戰，其中電磁干擾（EMI）與訊號完整性（SI）問題最為關鍵。這些問題會降低電路效能、影響可靠度，並導致法規測試失敗。為了解決它們，必須在整個設計流程中仔細規劃與執行。以下為克服這些挑戰的策略。

對於訊號方向複雜的網路，拓撲結構對單向、雙向及不同訊號位準的影響各異，很難判斷哪種拓撲對訊號品質最佳。必須預先進行模擬，工程師需深入了解電路原理、訊號類型，甚至佈線難度，才能選出合適的拓撲。想了解更多 PCB 知識，請參閱我們的 PCB 製造終極指南。

優化 PCB 佈局 以確保訊號完整性的技巧：

佈局是確保訊號完整性的關鍵因素。針對 高頻設計，請注意：

• 走線長度： 盡量縮短訊號走線，以減少傳播延遲與反射。
• 阻抗控制： 使用控制阻抗走線，使走線阻抗與源端及負載匹配，尤其對高速訊號更重要。
• 過孔放置： 在高速訊號路徑中減少過孔使用，因過孔會造成阻抗不連續與反射。
• 差分對走線： 高速訊號使用緊密耦合的差分對，可降低串擾並維持訊號完整性。

高頻 PCB 佈局設計中如何進行阻抗匹配？

阻抗匹配是高速 PCB 設計的關鍵因素之一。阻抗與走線佈局直接相關，例如走線位於表層（微帶線）或內層（帶狀線/雙帶狀線）、與參考平面（電源或地）的距離、走線寬度及 PCB 材料等，都會影響特性阻抗。因此，阻抗必須在完成佈線後才能確定。

多數模擬軟體因電路模型或數學演算法限制，無法考量佈線造成的阻抗不連續。此時只能在原理圖預留一些終端元件（如串聯電阻）來減輕阻抗不連續的影響。根本解決之道仍在佈線時盡量避免阻抗不連續。

設計高速（>100MHz）高密度 PCB 的訣竅？

設計高速高密度 PCB 時，必須特別注意串擾干擾，因其對時序與訊號完整性影響甚鉅。以下為注意事項：

間距： 注意走線間距，常見做法為至少保持兩倍線寬的距離。可透過模擬確認間距對時序與訊號完整性的影響，找出可接受的最小間距，不同晶片訊號結果可能不同。

串擾： 避免相鄰層走線方向相同，尤其禁止相鄰層走線完全重疊，因該配置產生的串擾遠大於同層相鄰走線。緩解技術包括：

• 走線間距： 加大高速相鄰走線間距，降低電容與電感耦合。
• 屏蔽： 於敏感訊號走線間加入接地保護走線以提供隔離。

過孔： 使用盲埋孔增加佈線空間，但會提高 PCB 製造成本。實務上雖難以完全平行且等長，仍應盡量逼近。

此外，可預留差分與共模終端，以減輕對時序與訊號完整性的影響。

高頻濾波器的選擇：

LC 濾波器選用電感與電容值時，需在雜訊抑制與效能間取得平衡。電感須適合雜訊頻率並允許暫態電流而不產生過大漣波；電容則依漣波雜訊需求決定，ESR 與 ESL 會影響效能。

LC 濾波器 vs RC 濾波器： 低頻雜訊若電感不足，LC 濾波器效能可能不佳，此時 RC 濾波器雖有電阻耗能，卻更有效。切換式電源中，LC 擺放位置會因回授迴路的極零點影響穩定性。RC 濾波亦須考慮電阻功耗。元件可採 SMT 或插件，組裝相關資訊請見部落格。

高頻 PCB 的接地與電源平面管理：

良好的接地與電源分配系統至關重要：

• 專屬接地平面： 使用連續無分割的接地平面作為回流路徑並降低 EMI。
• 電源平面與去耦電容： 於 IC 附近策略性放置去耦電容，穩定電源雜訊。
• 疊層設計： 採用多層板疊層結構，將高頻訊號夾於接地平面間的內層，以降低 EMI。

終端匹配有哪些類型？

數位電路中，時序最為關鍵。加入匹配的目的在於提升訊號品質，使取樣瞬間獲得明確訊號。終端（匹配）依位置分為源端匹配與終端匹配。

• 對位準敏感訊號，須確保訊號品質穩定並滿足設定與保持時間。
• 對邊緣敏感訊號，須確保邊緣單調且邊緣速率符合要求。

通常以並聯電阻匹配實現，包含上拉、下拉電阻、戴維寧匹配、AC 匹配及蕭特基二極體匹配。

PCB 設計中的 EMI 是什麼？

PCB 設計中的 EMI（電磁干擾）指會破壞電路效能的不必要電磁訊號。例如高速數位 PCB 中，走線不當的高頻訊號可能輻射干擾，影響附近敏感類比元件。減緩 EMI 的方法包括良好接地、阻抗匹配及屏蔽。將高頻元件遠離類比電路並使用接地平面，可顯著降低 EMI，提升 PCB 可靠度與功能。

PCB 設計中的 EMC 是什麼？

PCB 設計中的 EMC（電磁相容性）確保設備在不受 EMI 影響也不產生過度 EMI 的情況下正常運作。例如高頻 PCB 若佈局不良或屏蔽不足，可能產生 EMI 導致鄰近電路訊號失真。設計者可加入接地平面屏蔽、最佳化走線降低串擾，並於電源接腳旁使用去耦電容穩定電壓。良好的 EMC 設計可將干擾降至最低，確保符合產業標準並維持系統可靠效能。

高速 PCB 設計中，設計者應遵循哪些規則以符合 EMC/EMI？

良好的 EMI/EMC 設計必須從佈局階段就考量元件擺放、PCB 疊層、關鍵連接走線及元件選用。若缺乏充分規劃，後期解決問題將更耗時耗費。符合 FCC 或 CE 等 EMI/EMC 法規對產品成功至關重要，這些標準提供 PCB 設計與測試指南，確保電磁相容。

• 將時脈產生器遠離外部連接器。
• 高速訊號走內層，確保阻抗匹配並與參考平面連續，以減少反射。
• 選用轉換速率較慢之元件，降低高頻雜訊。
• 選用頻率響應合適的去耦或旁路電容，降低電源平面雜訊。
• 縮小迴路面積並最佳化高頻訊號回流路徑，以減少輻射。
• 使用分割接地平面以隔離高頻雜訊。
• 慎選 PCB 至機殼接地連接點，強化 EMC 效能。
• 走線轉角使用 45° 或圓弧，避免 90° 直角，以減少訊號反射與阻抗變化。
• 使用終端電阻降低訊號反射與雜訊。

如何在不顯著增加成本下滿足 EMC 要求？

因 EMC 要求而增加的 PCB 成本，主要來自增加接地平面層以強化屏蔽，以及加入鐵氧體磁珠、扼流圈等抑制高頻諧波的元件。此外，通常還需額外屏蔽結構確保整體系統符合 EMC。

高頻 PCB 中鐵氧體磁珠的使用：

鐵氧體磁珠是 PCB 上用于抑制高頻雜訊的被動元件，可作低通濾波器，讓直流與低頻訊號通過並衰減高頻雜訊。主要用途：

1. 雜訊抑制

• 阻擋高頻雜訊於電源或訊號線中傳播。
• 常用於消除電路 EMI。

2. 符合 EMC 標準

• 防止電路產生的雜訊干擾其他設備。
• 有助達成電磁輻射法規合規。

什麼是「訊號回流路徑」？

訊號回流路徑（return current）係指電流回流至驅動器的路徑。高速數位訊號傳輸時，訊號自驅動器沿 PCB 傳輸線至負載，再自負載經地或電源層最短途徑返回驅動器，此回流訊號即為訊號回流路徑。

Johnson 博士於書中解釋，高頻訊號傳輸本質上是對傳輸線與直流層間介質電容充電的過程，訊號完整性（SI）分析即研究該電場的電磁特性及其耦合。

適用於高速訊號處理 PCB 的 EDA 軟體：

定案前使用模擬工具分析 EMI 與 SI。HyperLynx 或 Ansys HFSS 等工具可預測問題並提供走線、阻抗匹配與降噪最佳化建議。

此外推薦 EasyEDA 專業版（EasyEDA Pro），兼具易用與強大功能，特別適合複雜 PCB 設計需求，優點包括：

1. 效能提升： 基於 WebGL 引擎，支援上萬焊盤設計，複雜專案依然流暢。

2. 強化規則管理： 提供更強大的規則約束與自動佈線，顯著提升佈線效率。

3. 多板設計支援： 單一專案可含多塊單板，適合複雜專案。

4. 強化元件管理： 透過「元件概念」整合符號、封裝、3D 模型等，選型更簡便，減少市集與設計界面切換。

5. 高效輸出與相容： 提供強大 DXF 匯入匯出、強化 PDF 輸出，滿足多樣設計交付需求。

結論

高頻 PCB 設計的 EMI 與訊號完整性挑戰，需透過縝密的佈局、疊層設計及先進模擬工具綜合處理。遵循上述最佳實踐，設計者可提升效能、降低雜訊並符合法規標準，實現可靠高效的高頻 PCB 設計。

常見問題：

1. 若電路由多塊 PCB 組成，是否應共用同一接地？

通常需共用同一接地，單一電路使用多組電源一般不切實際。若條件允許，使用獨立電源可降低干擾。

2. 如何佈線與布局以確保 50 MHz 以上訊號穩定？

高速數位訊號佈線重點在降低傳輸線對訊號品質的影響。100 MHz 以上高速訊號應盡量縮短走線。

數位電路中，高速訊號以其上升時間定義；不同訊號類型（如 TTL、GTL、LVTTL）需採用不同方法確保訊號品質。

3. 什麼是 ESD？

ESD（靜電放電）係因靜電累積導致兩物體間突然電流流動，可能損壞敏感元件。

4. 為降低干擾，PCB 地線是否應形成閉環結構？

應縮小迴路面積以降低干擾，地線不宜形成閉環，建議採用樹狀結構，並盡量加大接地面積。

5. FCC 與 EMC 在安全標準中具體意義？

FCC：美國聯邦通信委員會。

EMC：電磁相容性。

FCC 為標準組織，EMC 為標準，各標準有其特定目的、制定原因及測試方法。

6. 採用終端（匹配）的規則？

數位電路中時序最關鍵，加入匹配旨在提升訊號品質，使取樣瞬間獲得明確訊號。