PCB 基礎：PCB 設計中的差分對

高效能 PCB 的 RF 電路設計指南

重點摘要 傳輸線效應：走線長度超過波長的十分之一時，必須嚴格控制 50 Ω 阻抗，以避免訊號反射。 保持回流路徑連續：走線正下方的接地平面必須完整連續，才能避免嚴重的電磁干擾（EMI）。 審慎選擇層壓板材：一般 2.4 GHz 應用可使用 FR-4；更高頻率則應升級採用 Rogers 或 PTFE 材料。 嚴格控制製造公差：導通孔電感及介電質變化都會影響阻抗，因此必須嚴格規範疊層結構。 當 PCB 走線不再像導線般運作時，RF 電路設計便由此開始。頻率超過數百 MHz 後，銅箔本身便具有阻抗、損耗及輻射特性。它成為需要設計的元件，而不再只是簡單繪製的連接線。原因在於波長。2.4 GHz Wi-Fi 訊號沿著 FR-4 微帶線傳播時，波長約為 70 mm，因此短短幾毫米的饋線已涵蓋相當比例的訊號週期。走線兩端的電壓不再相同。 圖 1：具有屏蔽無線電、50 Ω 饋線及導通孔圍欄的 RF PCB 每當走線寬度改變、出現導通孔或接地間隙時，部分訊號便會反射回訊號源。這就是為什麼使用相同原理圖製作的兩塊電路板，實際表現可能截然不同。本指南將介紹 RF 電路與傳統電路的差異，以及如何讓 RF PCB 維持可預......

SMA 連接器在 RF PCB 設計中的運作原理

重點摘要 聚焦訊號轉接處：訊號損耗發生在同軸結構轉換為平面走線的位置，而不是 SMA 連接器本體內部。 清除焊盤下方接地銅層：移除訊號轉接焊盤下方的接地平面，以控制電容並維持 50 歐姆阻抗。 接地導通孔應靠近連接器：將接地導通孔放在連接器接地腳旁，縮短回流路徑。 考慮製造公差：走線蝕刻及電路板厚度會直接改變轉接處的阻抗。 小心操作：連接時使用扭力扳手，頻率高於 6 GHz 時則應改用高頻板材。 SMA 連接器是一種具有螺紋的 50 歐姆同軸連接器，其本體很少是 RF PCB 的薄弱環節。真正決定效能的，通常是中心針腳接入電路板的短短幾毫米。在連接器內部，訊號以均勻環繞中心針腳的電磁場形式傳播；進入電路板後，電磁場必須轉變為接地平面上方的平面走線模式。每一次幾何形狀變化都會改變阻抗，因此部分訊號會產生反射。 圖 1：RF PCB 上的板邊式 SMA 連接器 針腳下方的焊盤比走線寬，因此會形成一個小電容。100 MHz 的訊號幾乎不受影響，但 6 GHz 的訊號則不然。本指南將說明 SMA 連接器的結構及其在 RF 系統中的功能，接著探討訊號轉接設計、接地導通孔、封裝焊盤、製造公差，以及 SMA 連......

ESP32 BLE 指南：選擇合適晶片並設計 PCB

重點摘要 ESP32 支援 BLE：大多數 ESP32 晶片都支援藍牙低功耗（BLE），但 ESP32-S2 只支援 Wi-Fi，而 ESP32-P4 沒有內置無線電。原始 ESP32 另外支援藍牙經典，新款型號則提供 Bluetooth 5 功能。 Wi-Fi 與 BLE 共存：Wi-Fi 和 BLE 共用同一個 2.4 GHz 無線電，並以交替方式使用。大量 Wi-Fi 活動可能降低 BLE 吞吐量或中斷掃描，因此兩項功能需要一起測試。 功耗：在保持 BLE 連接的輕睡眠期間，32.768 kHz 外部晶體可以大幅降低功耗。 天線位置：將 ESP32 模組的 PCB 天線放在電路板邊緣附近，最好讓天線伸出板邊。在指定天線禁佈區內避免放置銅箔、走線和元件，以免降低無線通訊距離。 大多數 ESP32 晶片都支援藍牙低功耗（BLE），ESP32-S2 和 ESP32-P4 是例外。 選擇哪一款晶片，取決於專案的藍牙要求。原始 ESP32 支援藍牙經典，而 ESP32-S3、ESP32-C 系列和 ESP32-H2 等新款型號則提供 Bluetooth 5 功能。如果需要透過編碼 PHY 實現更長通訊......

網口佈線一次到位：Ethernet PHY、磁性器件與 MDI 差動對佈局實操要點

工業控制閘道器、車載乙太網路、監控攝影機，百兆與千兆介面的出貨量以億計，但在電磁干擾（EMI）輻射超標的改善案件，以及鏈路反覆斷線與重連的客訴中，網路介面佈線問題始終占有一定比例。許多設計在實體層（PHY）晶片部分直接沿用參考電路，到了磁性元件周邊卻開始憑經驗處理，任意分割接地平面，直到認證實驗室的輻射測試不合格，才回頭檢查設計。 乙太網路介面在實體結構上可分為三個區段：PHY 晶片、磁性元件（網路變壓器）與 RJ45 連接器。前兩個區段之間使用 RMII 或 RGMII 並行介面，後兩個區段之間則是四對 100 Ω 的媒體相依介面（MDI）差動線。先釐清三個區段的分工與設計限制，比事後使用頻譜分析儀尋找干擾源更有效率。 一、三區段架構與佈線限制 PHY 至變壓器這個區段使用並行介面，訊號頻率為 50～125 MHz。佈線要求是縮短走線、保持等長，並遠離電源與晶體振盪器區域，訊號源端的串聯電阻不可省略。變壓器區段負責隔離與共模抑制，中心抽頭的接法由 PHY 類型決定，下方接地平面必須保持完整，禁止挖空或跨越平面分割佈線。變壓器至 RJ45 之間使用四對 100 Ω 差動線，必須保持嚴格對稱，單段走......

32GT/s 訊號完整性攻關：PCIe 5.0 PCB 佈線與過孔殘樁處理

隨著人工智慧（AI）伺服器與高速儲存需求增加，PCIe 5.0 每通道速率提升至 32 GT/s，單通道雙向頻寬為 64 Gbps。不少團隊直接套用 PCIe 4.0 的佈線經驗，收到電路板並進行測試後，才發現眼圖閉合、誤碼率升高。重新進行模擬分析，才發現問題來自累積的設計細節：阻抗偏差、玻纖效應與過孔殘樁，每一項單獨看都未必致命，但在 16 GHz 奈奎斯特頻率下疊加，就可能使鏈路失效。 PCIe 5.0 仍採用不歸零（NRZ）調變與 128b/130b 編碼，但 32 GT/s 意味著訊號邊緣更快、通道損耗預算更緊。官方規範提供整條通道約 36 dB 的損耗餘量，連接器、線纜與重定時器占用大部分預算，留給 PCB 走線的份額並不多。32 GT/s PCB 佈線的成敗，從疊構選型時就已奠定基礎。 注意事項 PCIe 5.0 的 32 GT/s 速率對 PCB 通道損耗、阻抗公差、玻纖編織效應與過孔殘樁都更加敏感。設計必須涵蓋疊構、佈線、背鑽與量產驗證，建立完整的驗證與改善流程。 一、差動對佈線核心參數 PCIe 差動對的阻抗以 100 Ω 為目標設計，量產管控公差建議控制在 ±8% 以內，而不是......

優化電源網路以實現穩定且高效能的高效能 PCB 設計

重點摘要 電源網路作為系統：由平面、覆銅、走線及過孔組成的完整銅網路，用於提供乾淨、穩定的電壓。 控制 IR 壓降：銅阻會造成電壓下降。使用較寬走線、完整覆銅或較厚銅箔（2 oz 以上），將電壓維持在容差範圍內。 縮小迴路面積：將去耦電容靠近電源腳位，並使用短而寬的走線，以應對快速瞬態電流。 按需增加過孔：單個 0.3 mm 過孔只能承載約 1 至 2 A。高電流路徑需要多個縫合過孔組成的並聯陣列。 DFM 不可忽視：透過可靠製造商驗證銅厚、蝕刻及層疊，確保設計符合實際製造條件。 曾經有一塊電路板在負載下突然掉電，我一度以為所有問題都源於電源，但事實並非如此。我測試了穩壓器、更換了電容，甚至檢查了工作台電源。最後發現，問題是一條只有 0.3 mm 寬、橫跨半塊板的細走線：它將 5 V 電源送到負載，途中損失接近 200 mV。這次經歷令我至今難忘。電源網路絕不只是「承載電壓的導線」；它是由平面、覆銅、走線及過孔構成的完整銅結構，用來將電源軌傳送到所有需要它的元件。 如果不認真處理，就會出現電壓下陷及噪聲，以及最令人難以排查的故障類型。本文將討論我現今如何看待電源網路：它們是甚麼、為甚麼在密集多電壓......