DDR5佈線實務：疊層、等長與訊號完整性
1 分鐘
- 一、疊層與阻抗：基礎打不好後面全白搭
- 二、佈線與拓撲：把串擾和過孔影響壓到最低
- 三、長度匹配：別再只看物理長度，要按延遲卡
- 四、仿真驗證
從DDR4 3200MT/s一路漲到現在的4800MT/s，高階平台直接衝8400MT/s以上，這早就不是拉線、做等長就可以實現的數位電路，完全需要依照高頻微波的邏輯。
DDR5架構改動非常明確：工作電壓到1.1V，PMIC從主板挪到DIMM條，原單通道64-bit拆成兩個獨立32-bit子通道，且全數加On-Die ECC。但速率提高之後，訊號眼圖的高、寬都被嚴重限制，容易導致眼圖關閉、無法開機。要穩定較高的速率，只能從疊層開始完善打磨，結合電磁模擬把每段佈線的影響降到最低。
一、疊層與阻抗：基礎打不好後面全白搭
高頻訊號的品質，核心看迴流路徑完不完整。規劃疊層的時候，第一件事就是確保DQ、DQS、CK、CA這些高速線，全程都有連續的參考平面。
1疊層佈局的兩個硬原則
1）優先走內層帶狀線：關鍵的數據、選通訊號儘量塞內層，上下都夾地平面。無論是EMI控制還是抗外界干擾，都比外層強一個檔次，速率越高差距越明顯。
2）堅決不跨平面分割：電源層的分割縫，一根高速線都禁止跨過。假若必須換層，訊號過孔旁25mil以內一定要補地縫合過孔，不然阻抗直接跳變，反射嚴重。
2阻抗公差必須收緊
DDR5驅動強度比前代低，阻抗指標有微調，重點是公差需打破原有規則：
1）單端訊號（DQ、CA這類）：特性阻抗一般抓40Ω~50Ω，最常見的是40Ω和45Ω，具體跟著主晶片原廠規範走。
2）差分訊號（CK、DQS）：差分阻抗通常80Ω~90Ω，業界通用85Ω。
3）製造公差：必須從傳統±10%收緊到±5%。別覺得差一點沒事，阻抗不連續帶來的反射，到了高頻會直接吃掉眼高，對開眼影響特別大。
圖1. 布线与阻抗控制图
二、佈線與拓撲：把串擾和過孔影響壓到最低
DDR5沒有繼續用傳統Fly-by拓撲，雙子通道架構下，基本都是更短、更直接的點對點或是主從結構。佈線規則執行不到位，訊號劣化會非常明顯。
1串擾管控：出了BGA區就把間距拉開
BGA扇出區線距擠是沒辦法的事，但離開扇出區進入主佈線區之後，規則必須卡死：
同層平行走線嚴格執行3W原則，線中心距離至少是線寬的3倍；DQS、CK這類時脈敏感線，要拉到4W甚至5W，條件允許就做包地隔離，鋪地加保護走線。
上下相鄰的訊號層，走線方向一定要垂直正交，絕對禁止長距離平行重疊，不然層間耦合的串擾會非常難處理。
2過孔殘樁一定要做背鑽
高速過孔的寄生電容等效於低通濾波器，會直接衰減高頻諧波，其中殘樁的影響最大。 只要是貫穿多層板的DDR5高速過孔，全部都要做背鑽工藝，沒用到的殘樁長度儘量壓到5mil以內，上限不能超過8mil。10GHz以上的高頻分量，碰到殘樁就會產生強反射，殘樁長一點，訊號完整性直接垮掉。
圖2. DDR5 高速佈線俯視圖
三、長度匹配：別再只看物理長度，要按延遲卡
每秒幾十億次的訊號翻轉，PCB上的傳輸延遲直接決定時序裕度。DDR5不能再按老習慣，用物理長度（毫米）做等長，必須轉成以傳輸延遲（ps）為基準的匹配方式。
訊號在介質裡的傳播延遲公式是：
c是光速，Єr,eff是有效相對介電常數。
為什麼物理等長不好用？ 核心就是玻纖效應：PCB基材裡玻纖和樹脂分佈不均，同樣長度的兩條線，一條走在玻纖束上、一條走在樹脂富集區，實際延遲會差出不少，高速下足以引發時序問題。
| 訊號群組 | 相對參考基準 | 容許時間差公差 | 佈線策略建議 |
|---|---|---|---|
| DQS_t / DQS_c | 內部差分對自身 (Intra-pair) | <0.1ps (≈±0.015mm) | 嚴格相位對齊，在彎折處即時補償 |
| CK_t / CK_c | 內部差分對自身 (Intra-pair) | <0.1ps (≈±0.015mm) | 高優先級，全程帶狀線包地保護 |
| DQ / DM (Data Byte) | 對應的 DQS 數據選通線 | <0.5ps∼1.0ps | 蛇形線（Serpentine）繞線波幅距 ≥3X 線寬 |
| CA / Command | 對應的 CK 時脈信號線 | <2.0ps | 採用長度範疇比對，避免強行過度繞線 |
玻纖效應的兩種應對方式
想降低玻纖編織帶來的相位偏移，實務上兩種做法選一種就行：
1）旋轉佈線：高速訊號線相對基材玻纖網格，轉10°~15°斜向走線，避開連續沿玻纖／樹脂區走的情況。
2）指定開纖布：直接選用1067、1078或是2116型開纖玻纖布，玻纖分佈更均勻，延遲差自然就小。
四、仿真驗證
自覺佈線全按規則來，投板前也一定要跑全板級仿真。 現在DDR5收發端都有DFE這類均衡技術，傳統TDR測試已經沒辦法完整評估通道性能。仿真時要先提取佈線的S參數，頻寬至少要覆蓋到20GHz以上，再搭配IBIS-AMI模型做通道統計模擬。
眼圖是最直觀的評估標準，經過DFE均衡之後，必須滿足底線要求：
眼高：誤碼率BER=10⁻¹⁶的條件下，最小眼高不能低於50mV~70mV。
眼寬：最小眼寬要大於0.3~0.4 UI。
若仿真出來眼圖抖動嚴重，或是過衝、下衝超標，優先回查ODT片上終端的阻抗匹配設置對不對，再把敏感訊號的間距再拉開，不可全靠均衡硬拉，量產穩定性為第一原則。
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