PCB電源與地平面設計實戰筆記
1 分鐘
製造四層及以上PCB時，我們總會預留整層銅箔專門做電源和地，不少人覺得這樣太浪費，其實從電磁場原理來看，電源層和地層緊挨著，本質就是一個超大平板電容。這個容值不算大，但寄生電感特別低，對付高頻開關噪聲至關重要。按照電容計算公式，平面間距越小，層間耦合電容就越大，能有效壓低電源配電網絡的高頻阻抗，這也是電源層和地層必須盡量貼近的核心原因。
一、回流路徑：高速PCB信号完整性的核心
高速設計里有個關鍵常识：信号不是只在導線里傳輸，而是在導線和参考平面之間的介質中傳播。頻率超過100kHz後，回流電流不會走最短直線，而是貼著信号線下方的地平面形成鏡像電流，所以地平面必須保持完整。
注意事項：最忌諱地平面跨分割，比如為了區分模擬地和數字地，直接把地平面切開。一旦信号線跨過這個缺口，回流電流只能繞遠路返回，不僅會形成環路天線引發嚴重EMI干擾，還會因為阻抗不連續導致信号反射、波形畸變。
二、 接地實操：別糾結點接地，優先用面接地
接地不用在“點”和“面”里反複糾結，直接按場景選就行：
- 低頻、精密模擬電路，用星形接地，避免大電流回路干擾小信号；
- 高速數字電路，必須用平面接地，大面积地平面能把電感壓到極低。
實際布線時：我們常會用鋪地銅填充空白區域，但要避開孤島銅、細長懸空銅，這些區域會變成吸收噪聲的天線。正確做法是用大量過孔把各層地平面缝合起來，保證所有地層電位一致。
圖1. 訊號回流路徑與地平面完整性示意圖
三、 PDN電源網絡：決定芯片會不會无故重啟
電源分配網絡的設計，直接影響CPU、MCU是否會莫名重啟:
1.相比細長走線，電源平面的截面积更大，不僅電阻更低，更關鍵的是平面結構能大幅降低電感。
2.高頻開關狀態下，電感引發的電壓波動，才是系統不穩定的主要原因。
3.即便做了完整電源平面，去耦電容也不能省。安裝時要遵循“先過電容、再進芯片”的原则，過孔必須緊貼電容焊盤，把電流回路縮到最短。
四、 鋪銅技巧：該鋪才鋪，別盲目鋪滿
雙層板里，鋪地銅是改善信号完整性的最後手段；但多層板盲目鋪銅，反而會出問題。
- 鋪銅的優勢：提升散熱、增加屏蔽、降低EMI；
- 鋪銅的风險：長條狀懸空銅箔，會破壞傳輸線特徵阻抗；
實操規範：信号層鋪銅要遵守3W原则，銅皮和走線留足間距，且必須通過過孔可靠接地。
高速設計新挑戰：100G時代的細節要求
信号速率衝到28GHz甚至更高後，平面設計要關注微觀細節：
- 銅箔粗糙度：高頻下趨膚效應明顯，電流只在銅箔表面流動，表面粗糙會大幅增加信号損耗；
- 玻纖編織效應：PCB基板的玻纖布結構，會讓介電常數局部不均勻，對差分對影響極大，可通過旋轉布線、選用高均勻性基材解決。
圖2. 電源與地平面間的平板電容效應
結論：平面設計才是PCB的核心
資深PCB工程師看板子，不會只盯著走線，而是關注電荷在電源網絡中的流動。合理的地平面設計，能為信号提供快速、干淨的回流路徑；電源層與地層的緊密耦合，能為系統提供穩定的能量支撐。布線解決不了的干擾問題，優化平面層往往能直接解決。
如果做高速通訊設備、需要通過嚴苛EMC試試，選擇支持高層數堆疊、阻抗控制精準的PCB廠商，能讓平面與接地設計從理論完美落地到量產穩定。
持續學習
PCB 設計中如何選擇與配置去耦電容
幾乎每一塊 Digital PCB 都需要 Decoupling Capacitor（去耦電容），但許多電路板仍然會因為一個看似簡單的問題——去耦電容選型或 Placement 不正確——而出現 Voltage Dip、Glitch 與 Electromagnetic Interference（EMI）等問題。 本文將完整介紹 Decoupling Capacitor 的作用、如何選擇合適的 Capacitance、應該放在 PCB 的什麼位置，以及 Layout 時需要避免哪些常見錯誤，協助您的下一塊 PCB 從第一次上電開始就能維持更加乾淨、穩定的 Power Rail。 重點整理 在每個 IC Power Pin 附近配置適當的 Local Decoupling Capacitor。 100 nF X7R Multi-Layer Ceramic Capacitor（MLCC）是許多 Digital Circuit 常見的起始選擇。 Local Decoupling 應搭配位於 Power Supply／Regulator 附近的 Bulk Capacitor。 盡可能縮短 Current L......
高速 PCB 訊號轉換指南：Via、Backdrilling、回流路徑與阻抗控制
重點摘要 高速訊號換層容易產生問題：訊號透過 Via 在 PCB 層之間轉換時，常會造成反射、Via Stub 與 Return Path 不連續等問題。 Backdrilling 可有效移除 Via Stub：對約 5–10 Gbps 以上的高速訊號，Backdrilling 是降低 Stub Resonance 的常見方法。 每次換層都要維持 Return Path：可以依 Reference Plane 狀況使用 Stitching Via 或 Stitching Capacitor，為 Return Current 提供低電感路徑。 利用 Antipad 與 3D Simulation 調整 Via Impedance：Via 不只是孔，而是一個具有寄生電容與電感的高速結構。 減少關鍵 Net 的 Layer Change：高速訊號應盡可能降低換層次數，並利用 3D EM Tool、S-Parameter、TDR 與 Eye Diagram 驗證設計。 您是否曾經在 PCB Top Layer 上完成一條漂亮、長度完全匹配的高速走線，結果訊號一透過 Via 轉到 Inner Layer，原......
PCB 電源平面設計指南：Power Plane、分割平面與電源完整性
重點摘要 電源平面可在現代 PCB 中提供低阻抗 DC 電源分配，以及訊號回流路徑。 分割電源平面設計需要謹慎管理邊界，避免產生 EMI 與訊號失真。 去耦電容的配置位置與縮小迴路面積，是維持電源完整性的關鍵。 正確選擇銅厚並做好熱管理，可確保高電流傳輸的可靠性。 JLCPCB 提供適用於複雜電源平面設計的進階 PCB 製造能力。 設計良好的電源平面（Power Plane）可以作為印刷電路板中的低阻抗骨幹，將穩定的直流（DC）電壓分配到各個主動元件，同時為高速數位訊號提供低電感回流路徑。當 PCB 設計人員正確規劃 Copper Pour、Stackup 層間電容、分割電源平面以及 Via 配置時，即使負載電流快速瞬態變化，電源分配網路（Power Distribution Network，PDN）仍能維持穩定的供電電壓。 電源平面在現代 PCB Layout 中的重要作用 主要功能：DC 電源分配與訊號回流路徑 專用電源平面使用連續的大面積銅層取代狹窄的銅走線，可以更加有效地分配 DC 電源，同時也能作為相鄰訊號走線的高頻參考平面。將完整的 Ground Plane 直接配置在 Power P......
PCB 散熱設計完整指南：導熱過孔、厚銅、MCPCB 與接面溫度
重點摘要 銅箔擴散熱量：銅的導熱能力比標準 FR-4 材料高出 1,000 倍以上。 導熱過孔陣列：將 16 至 25 個導熱過孔並聯配置，可以大幅降低熱阻。 高熱負載使用 MCPCB：金屬基板相較於 FR-4 能提供更低的熱阻。 智慧元件配置：將高熱元件遠離 PCB 邊角，並把溫度敏感元件配置在氣流上游。 計算接面溫度：在設計初期估算完整熱阻，可以降低元件因過熱而失效的風險。 PCB 散熱設計可能就是一片電源板能穩定運作十年，還是八個月後就從客戶現場退回來的差別。穩壓器、LED 或馬達驅動器所消耗的每一瓦功率，最終都必須透過銅箔、PCB 基材與空氣真正排出系統。 如果熱傳導路徑設計錯誤，一開始往往不會立即出現明顯問題。電解電容會逐漸乾涸、焊點產生裂紋，最後 PCB 可能以間歇性故障的形式退回，而且在工作台上很難重現。本指南將介紹導熱過孔尺寸與數量、銅箔與基材選擇、完整的接面溫度計算範例、散熱器整合，以及導熱介面材料的選擇方式。 了解熱應力：為什麼高溫會破壞現代 PCB 的可靠度？ 把一個熱鍋放在木製砧板上，整片砧板並不會很快變熱；但如果放在鋼製工作檯上，只需要幾秒鐘，熱量就會快速擴散到整片金屬。......
實現穩定供電：掌握高效能 PCB 中的 PDN 阻抗
重點摘要 PDN 阻抗會直接決定負載下的電壓穩定性。應保持低且平坦。 計算你的目標值：Z_target = (V_dd × Ripple%) / I_transient——通常是個位數毫歐等級。 優先考量緊密相鄰的電源／接地平面、短 via 連接，以及策略性的去耦電容擺放。 避免反諧振峰值；平滑曲線比單純堆高電容值更重要。 精密製造，例如銅厚與介電層控制，對於讓實際結果符合模擬非常重要。 如果無法用 GHz 等級的電源穩定供電，那使用 GHz 等級處理器也沒有意義。你可以把高速訊號走得完美無缺，將差分對匹配到皮秒等級，卻仍然看到電路板在負載下出現異常。在多數情況下，問題出在 PDN，更精確地說，是你的 IC 在供電不足時實際看到的 PDN 阻抗。我曾在一個專案中吃過苦頭：FPGA 在密集運算突發期間開始掉位元。原理圖沒問題，訊號完整性也沒問題。但當元件突然吸收大量電流時，核心電源軌下陷了。 那個電壓下陷，其實只是瞬態電流流經某個頻率下過高的阻抗所造成。在本指南中，我想用當初希望有人能教我的方式，帶你理解 PDN 阻抗。我們會討論它是什麼、如何設定合理的目標阻抗、哪些設計與製造因素會影響它，以及如何......
高速 PCB 設計中的相位匹配：透過精密製造實現訊號完整性
重點摘要 相位匹配會控制高速 PCB 中走線的電氣長度，以維持精確的訊號時序與相位關係。 在 10 Gbps 下，即使只有 10–15 ps 的偏斜，約等於 1–2 mm 的長度差，也可能使眼圖閉合、提高位元錯誤率，並造成系統失效。 動態相位匹配會在整個訊號路徑中維持對齊，並將彎折、導孔與換層納入考量。 USB 3.x SuperSpeed 介面通常會將差動對內偏斜目標控制在 5 mil（0.13 mm）以下，以維持可靠連線。 材料選擇、阻抗控制與製造精度必須相互配合，才能獲得一致的相位性能。 JLCPCB 透過公開材料特性、免費阻抗計算器、DFM 審查與 TDR 驗證，支援相位匹配設計。 相位匹配是今日高速 PCB 設計中的核心要求之一。隨著資料速率提升至多 Gb 與毫米波範圍，即使是很小的傳播延遲差異，也就是常說的偏斜，都可能導致眼圖閉合、位元錯誤率上升，甚至觸發完整系統失效。 相位匹配可確保訊號，特別是差動對訊號，能以預期的時序與相位關係抵達目的端。要達成這點，需要在電氣設計、模擬、材料選擇與製造精度之間密切協調。JLCPCB 這類製造商可透過公開材料特性、進階壓合製程、嚴格製程控制，以及 ......