電源分配網路設計指南
1 分鐘
- 什麼是電源分配網路（PDN）？
- 為何電源完整性如此重要
- PDN 設計目標（與達成方法）：
- PCB 佈局策略實現良好 PDN
- PDN 設計工具與模擬：
- 設計範例：高速 FPGA 板之 PDN
- 結論：
我們在文章中經常談論訊號、阻抗與差動對。沒錯！訊號的傳播並不簡單，需要遵循許多準則。然而在這一切之中，人們往往忘了電源完整性；若沒有良好的電源完整性，訊號表現會大打折扣。沒有優秀的電源分配網路（PDN），你的訊號充其量只是銅箔上的塗鴉。
本文將從 PCB 的角度探討 PDN 設計準則，了解什麼才是真正良好的 PDN。讀完後你會發現，電源傳遞不只是「配管」，而是精密工程。
什麼是電源分配網路（PDN）？
電源分配網路（PDN）是由平面、走線、導通孔、去耦電容與穩壓器組成的系統，負責將電源從來源傳遞到 PCB 上的主要 IC。IC 的供電是 PDN 最關鍵的一環，若路徑出現壓降，IC 將無法獲得足夠電流，導致跨 IC 的電壓降增加，進而產生誤動作。
電源分配不僅是從源頭到穩壓器，也包含從穩壓器/PMIC 到主電路。去耦電容在 PDN 中也扮演重要角色。因此一條 PDN 鏈包含：
輸入連接器 > 穩壓器/PMIC > 去耦網路 > 電源平面 > 主要 IC > 地回歸路徑 > 去耦電容。
為何電源完整性如此重要
電源完整性（PI）是 PDN 在所有工作條件下，為所有 IC 提供乾淨、穩定、低雜訊電壓的能力。其重要性如下：
- 電壓跌落：當 IC 突然需要電流時，供應電壓可能下降，導致邏輯錯誤。透過適當的去耦與大容量電容即可解決。
- 地彈跳：回流電流可能改變地參考電位，使訊號失真。此時地不再維持 0 V，而是 0.1 V 之類的電壓。
- 雜訊耦合：PDN 中的切換雜訊可能輻射成 EMI，或竄入敏感的類比電路。降壓/升壓轉換器常見此問題。
PDN 設計目標（與達成方法）：
1. 低阻抗路徑
在整個工作頻率範圍內，將 PDN 阻抗維持在目標值以下，例如 <50 mΩ，可透過特性阻抗圖量測。高阻抗會在負載下產生更大的電壓波動，使 PDN 表現更差。
PCB 中建議使用完整電源平面而非長走線，並搭配短且直接的回流路徑。承載大電流的走線要加寬，可用任何線上工具或 JLCPCB 提供的 Python 開源碼計算。
2. 穩定電壓（最小化跌落）
每顆 IC 都需要穩定的輸入電壓，容差通常為 ±3–5%，相關數據可在 IC 資料表的電氣特性欄位找到。若未達準則，小幅跌落就可能使現代 IC 邏輯誤觸發。例如負載突變時，電荷若需從主電源遠距離供應，整體感抗會增加，導致 去耦 問題，如電壓過衝與衰減等二階效應。
PCB 中建議在電源進入點放置至少一顆大容量電容（低頻穩定），並在 IC 接腳附近放置陶瓷去耦電容（高頻暫態）。多顆電容可覆蓋寬頻範圍，但選值需遵循 JLCPCB「去耦與諧振」文章中的準則。
3. 雜訊抑制
現代 IC 工作於 GHz 範圍，任何雜訊都可能毀掉資料；此外切換式轉換器雖提供穩定電壓，卻伴隨高頻漣波。
PCB 設計中需混用不同容值（如 0.1 µF、1 µF、10 µF）且選用低 ESL/ESR 電容，不僅用於電源線，也抑制任何連接到電源軌的其他雜訊源。
4. EMI 與地彈跳控制
若電源傳遞不佳，回流路徑也會變差，導致不必要的輻射與地電位漂移。高電流經由不良路徑返回會產生 EMI 與彈跳。
PCB 設計中應提供連續且不分割的地平面，並將電源與地平面緊貼於預浸層上下疊放，以抑制電磁場跨層耦合。
PCB 佈局策略實現良好 PDN
電容擺放：
- 盡可能靠近 IC 電源接腳。
- 多種容值以覆蓋寬頻。
- 分散擺放避免熱點。
導通孔設計：
- 關鍵去耦使用焊盤內導通孔。
- 避免長導通孔殘段（會增加電感）。
電源域：
- 類比與數位電源分離。
- 將雜訊高電流軌與敏感軌隔離。
回流路徑：
- 高速訊號下方絕不切割地平面。
- 確保回流路徑連續無阻。
PDN 設計工具與模擬：
透過所選疊構模擬設計，可實現更佳 PDN。方法如目標 阻抗，即定義最大允許阻抗（Ztarget）。PDN 阻抗在整個頻率範圍內應低於 Ztarget 以達最佳效能，可多次模擬以獲得更佳曲線。
工具：Keysight ADS、Ansys SIwave、Cadence Sigrity。
設計範例：高速 FPGA 板之 PDN
試想為 FPGA 核心軌（1.0 V、40 A、GHz 切換）設計 PCB：
- 大容量電容：靠近 VRM 處理慢速暫態。
- 中值電容（1 µF、10 µF）：分散於 FPGA 附近。
- 小型陶瓷電容（0.01 µF、0.1 µF）：直接置於 FPGA 接腳下方。
- 疊構：電源與地平面緊密相鄰。
良好的 SI/PI 疊構可為：
- Top — 訊號（元件面）
- L2 — 地（完整）
- L3 — 電源（所有電源；必要時分割島區）
- L4 — 電源（或其他電壓平面分割）
- L5 — 地（完整）
- Bottom — 訊號（銲錫面）
如此可確保短回流路徑、嵌入式去耦與低 EMI。
結論：
訊號或許是舞台焦點，但若沒有穩固的電源分配網路，它們就像沒電的搖滾樂團瞬間崩盤。PDN 是 PCB 設計的無名英雄，確保每顆 IC 獲得乾淨、穩定、無雜訊的電源。以下依設計目標彙整 PCB 設計策略：
運用上述準則與有效策略，即可設計出更優異的 PDN，亦可自由進行模擬。如需更多協助，JLCPCB 設計工程團隊隨時待命，並持續推廣此類知識。
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