PCB 電氣精通：設計、測試與除錯
1 分鐘
- PCB 設計的關鍵電氣規則：
- 以電氣為中心的 PCB 設計流程：
- PCB 電氣測試 — 從原型到量產：
- 快速電氣除錯工具箱：
- 總結：
PCB 電氣設計涵蓋訊號完整性、電源傳輸、安全性與 EMC。把這四項視為支撐設計的四大支柱。訊號支柱代表繞線時保持資料完整並避免反射；電源支柱則透過平面銅箔、去耦電容與散熱來實現強健配電；安全支柱規範絕緣與沿面距離；EMC（電磁相容性）則確保板子不會發射或接收雜訊。符合 EMC 的設計不得干擾其他設備。實務上需要完整接地平面，並仔細放置時脈與類比電路。
訊號 + 電源 + 安全 + EMC — 四大支柱
高速數位路徑需要受控阻抗與不中斷的回流路徑。電源軌需寬銅箔與充足去耦，避免電壓跌落。安全規則要求高壓網路具足夠沿面距離與隔離。EMC 考量則確保板子輻射最小並能抗干擾。例如，設計師常將時脈與高頻訊號走在內層，上下夾著接地平面以抑制 EMI。同樣地，為了電源完整性，四處放置旁路電容來馴服電源雜訊。
在畫第一條線之前就定義電氣規則
鋪銅前，先在設計工具中設定電氣規則：指定網路類別、間隙規則、電流限制與阻抗目標。
從電路圖開始：依功能（如電源、MCU、RF）分群，方便閱讀。為每條網路取描述性名稱，不要只叫 VCC，改用 +5V_MICRO 或 +12V_ANALOG 區分關鍵軌。接著立即執行電氣規則檢查 (ERC)。ERC 會抓到經典錯誤。
PCB 設計的關鍵電氣規則：
電流容量與銅寬/通孔計算器
每一條銅箔都是會發熱的小電阻。設計過窄就變成 PCB 形保險絲。使用 IPC-2152 等標準或線上計算器來決定線寬。例如 JLCPCB 提到，1 oz 外層 2 A 訊號線通常需要約 1 mm (40 mil) 寬度。相反地，用 0.1 mm 銅箔跑 10 A 必燒板子。別忘了熱效應：高溫或長線需降額。與其手算，不如用 Digikey 或 CAD 內建計算器，可精確得出寬度與通孔尺寸。
受控阻抗疊構（單端與差分）
高速訊號如同傳輸線，需要受控阻抗以避免反射造成資料錯亂。選擇疊層與走線幾何，使單端特性阻抗達 50 Ω 或差分 100 Ω。微帶線是外層訊號線覆蓋單一地平面，通常目標 50 Ω 單端；帶狀線則夾在兩平面之間，同樣 50 Ω，但對高速更安靜。兩條緊密差分對則目標 90–110 Ω 組合阻抗。阻抗由線寬、間距、介質厚度與材料 ε 決定。
例如 JLCPCB 指南說明，增加線寬或減少線到平面距離可降低阻抗；差分對間距則可微調 100 Ω。使用阻抗計算器（JLCPCB 也提供）來定義疊構與尺寸，並在製造文件註明：「所有差分對 100 Ω ±5%」或「微帶線 50 Ω」讓板廠驗證。
| 繞線類型 | 典型阻抗 | 常見應用 |
| 微帶線（外層） | 50 Ω | 單端時脈、RF 訊號 |
| 帶狀線（內層） | 50 Ω | 高速數位核心 |
| 差分對 | 90–110 Ω | USB、乙太網訊號對 |
| 共面波導（單/差） | 50 Ω / 100 Ω | RF |
回流路徑、接地彈跳與分割平面錯誤
回流路徑：別低估完整接地平面的重要性。每條高速走線都需要正下方的低電感回流路徑。如果將平面在類比與數位接地之間切開，回流電流必須繞路，形成巨大迴路，產生 EMI 與 SI 失效。混合訊號設計可將類比與數位區域放在同一層但物理分離，並共享同一完整接地平面。
接地彈跳：快速切換晶片也會造成接地彈跳。高 di/dt 電流尖峰會在電源與接地平面感應電壓擺盪。因此將去耦電容盡可能靠近每顆 IC 的電源腳，使狀態改變時的電流由電容供應，而非長電感路徑。
以電氣為中心的 PCB 設計流程：
可節省數週的電路圖電氣檢查 (ERC)
在佈線前就開始除錯，徹底審查電路圖。輸入完設計後立即執行 ERC，它會抓到：
- 腳位類型混用
- 輸出短路
- 電源網路懸空
使用描述性名稱如 +5V_MCU、CLK_OUT、GND_ANALOG，不僅避免混淆，也可在後續套用特殊規則。最後在電路圖加佈線註解，將電氣意圖傳遞到 PCB 階段。
AutoCAD Electrical vs KiCad vs Altium 在電氣密集型專案
工具選擇很重要。AutoCAD Electrical 在工業配線與 PLC 電路圖表現強大，但並非為受控阻抗等複雜 PCB 規則最佳化。現代 PCB EDA 如 KiCad 與 Altium Designer 則專為此而生。
對於以 PCB 為主的專案，Altium 或 KiCad 通常優於 AutoCAD。JLCPCB 的 EasyEDA 也提供雲端電路圖與佈局，整合模擬功能。關鍵是使用能強制電氣規則的工具——差分對長度、網路間隙與電源腳。
佈線前模擬 (SPICE 與 HyperLynx 基礎)
在繞第一條線前，先模擬關鍵電路。LTspice、PSpice 等 SPICE 工具可找出類比與電源區問題。高速數位網路與整板分析則用 SI/PI 求解器如 HyperLynx，可模擬 DDR 匯流排切換雜訊或 SERDES 眼圖。
PCB 電氣測試 — 從原型到量產：
飛針與治具 ICT 實現 100 % 網路測試
製造組裝後，每塊板子都需要徹底電氣檢查，主要有飛針與線上測試 (ICT)。
飛針測試 (FPT) 用可移動機械探針碰觸指定網路，測量導通、短路與元件值，彈性高但為順序測試。這是完整的 FPT 指南。
ICT（針床） 使用客製治具與數百根彈簧針，可並行快速測試所有網路與元件，適合大量生產。兩者皆能 100 % 驗證開路/短路。
| 測試方法 | 適用情境 | 需治具 |
| 飛針測試 | 原型、小批量 | 否 |
| 針床 ICT | 大量生產 | 是 |
耐壓、絕緣阻抗與導通標準
除網路導通外，電源板常需高壓安全測試。耐壓 (Hipot) 測試會在正常電壓數倍的 DC 或 AC 下測試隔離網路，例如 5 V 板可能測 500–1000 V。
絕緣阻抗 測試在測試電壓下量測高壓網路間的兆歐級阻抗，可捕捉微小漏電。導通測試則確保所有預期網路電阻 < 1 Ω 且無短路。
高速訊號完整性測試（TDR 與眼圖）
現代 GHz 等級板子，僅導通測試已不足。高速 SI/PI 測試將成量產常規，包括 TDR（時域反射儀）與眼圖。TDR 注入快速邊緣並量測阻抗，如有不匹配即可見反射，驗證阻抗控制成效。驅動 PCIe 或 USB 等串列鏈路並用示波器擷取眼圖，可確認訊號裕度。除錯時備有 GHz 級儀器，現代飛針機也能執行基礎高速檢查。
快速電氣除錯工具箱：
示波器探棒擺放實現乾淨量測
訣竅是示波器探棒接地越短越好；長接地夾會引入電感，扭曲快速邊緣。最佳方式是探棒尖端先碰訊號焊墊，然後用接地環就近夾地，使迴路面積最小。> 1 GHz 時用 x10 或主動探棒降低負載。
差分訊號請用差分探棒或兩通道數學相減。每次量測前校正探棒補償。設計時在關鍵網路放測試點。JLCPCB 佈局建議為每條電源軌與接地預留測試點。記得頻寬：量測 100 MHz 脈衝時示波器須有 > 500 MHz 頻寬，經驗法則為最快邊緣頻率的 5 倍以上。
十大電氣失效與速修指南
多數設計師會踩到的十大常見電氣坑與解法：
1. 線路過載（燒銅）： 走線若熔斷，表示線寬不足以負荷電流。
解法： 加寬銅箔或並聯走線/通孔以提高 高電流路徑。
2. 短路（焊錫橋）： 電源或接地間的橋接會造成不可預測故障。
解法： 放大鏡檢查或用導通測試，吸錫帶移除橋接。回顧設計間距與防焊覆蓋。
3. 開路（漏接）： 網路未連接會讓電路失效。
解法： 檢查網表與電路圖，補線或跳線。ERC/DRC 通常會在投板前抓到。
4. 錯誤網路分配： 零件接錯網路（如 VCC 接到 GND）。
解法： 重跑 ERC/DRC 找出網路衝突。
5. 去耦不足： 數位切換導致電源軌漂移。
解法： 每顆電源腳旁加 0.1 µF+1 µF 去耦電容。
6. 接地佈局不良： 出現音訊雜訊或邏輯錯誤。
解法： 完整接地平面，並在去耦電容下打過孔。
7. 阻抗錯誤（串擾/反射）： 高速鏈路眼圖失敗。
解法： 重調疊構與線寬至目標阻抗，加串聯阻尼電阻。
8. 元件方向錯誤： 極性元件（二極體、電解電容、連接器）反接。
解法： 在絲印/封裝旋轉或重新排序。
9. 熱過載： 元件過熱或關閉。
解法： 加寬銅箔散熱，並在發熱晶片下加散熱過孔。
10. 電源通孔不足： 電源平面通孔不足導致電壓降。
解法： 使用多個通孔連接電源平面，每額外通孔都增加容量。
解決這些問題通常需要觀察與量測：用三用電表與示波器找出異常。
總結：
電氣速查表
在送板製造前，最好跑一遍電氣檢查清單。許多公司提供免費參考表。核心檢查：
- 電源完整性： 所有去耦電容位置正確，電源走線依最壞電流承載能力選寬。
- 訊號完整性： 受控阻抗網路依正確接地參考繞線。
- 安全間隙： 所有電壓網路符合沿面/間隙規範。
- 接地： 疊構中使用完整平面，高速路徑下無不必要分割。
- DRC/ERC： 通過所有設計規則檢查，無 DRC 錯誤或 ERC 警告。
- 元件檢查： 每個元件封裝值與極性已驗證。
- 測試點： 提供足夠探針測試焊墊，特別在串列鏈路、重設線與電源軌。
- 絲印清晰度： 元件標籤可讀，極性與指示已標示。
- 組裝檔案： Gerber、BOM、擺放檔案已審閱。
- 文件： 註明板本、阻抗需求與特殊處理。
覆蓋以上領域可抓到絕大多數問題。逐步檢查可減少首版意外，提高整體可靠度，確保一次就成功。
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