PCB 設計中的串擾：成因、類型及降低方法

引言

記憶體介面可能通過短時間的工作台測試，卻在滿載流量、溫度或電壓極限下間歇性失效。邏輯本身正確，但某條數據線從鄰近線路接收到足以侵蝕接收器裕量的噪聲。這就是 PCB 設計中的典型串擾問題：電路板幾何形狀已經成為電路的一部分。

密集數碼電路板很容易出現串擾，因為相鄰導體共用電場和磁場。更快的 I/O 邊沿會增加耦合瞬態，即使時鐘或數據重複率看似不高。走線間距、平行長度、驅動器阻抗、端接、參考平面及層疊結構，都會改變最終到達受擾線的訊號。本文將沿著干擾源轉換到噪聲產生的物理路徑，區分近端串擾（NEXT）與遠端串擾（FEXT），最後以一個示意 DDR 案例說明如何在不把佈局經驗法則當成保證的前提下，實際降低耦合。

什麼是 PCB 設計中的串擾？

串擾是指一條 PCB 互連線（干擾源）透過電磁耦合，將不需要的能量傳遞到另一條互連線（受擾線）。兩條走線不需要有導電連接；只要存在互電容及互電感，便足以在受擾線上形成噪聲波形。SCAA082A

電壓或電流變化時便會產生這種效應。數碼轉換會在干擾源周圍產生電磁場。部分電場通量會終止於受擾線，而不是參考平面；部分磁通量則會鏈結受擾線的電流迴路。這些相互作用會在受擾線上注入電流並感應電壓。由此產生的干擾會沿受擾線傳播，如果端接不匹配，還可能發生反射。

因此，串擾訊號完整性檢查應先從邊沿速率開始，而不是只看時鐘頻率。即使是 25 MHz 控制訊號，只要邊沿為 500 ps，也可能因不理想的幾何形狀而產生強耦合。轉換時間、電壓擺幅、輸出阻抗及回流路徑同樣重要。因此，良好的 PCB 走線設計會將高速網絡視為傳輸結構，而不是原理圖上的理想導線。

圖 1：干擾源與受擾 PCB 走線之間的電場及磁場耦合（概念圖，非按比例）。

PCB 設計中串擾的成因

串擾由可識別的電氣及幾何條件共同決定。間距越近，互耦合越強；共用走線越長，電磁場互相作用的距離越長；邊沿越快，電壓及電流變化率越高；參考平面越遠或不連續，電磁場便越容易擴散。驅動器及受擾線阻抗、端接、層幾何形狀、介電材料特性及周圍銅箔，都會改變最終在接收器出現的波形。

電容耦合與電感耦合

相鄰走線之間存在分佈式互電容。對於一段差分耦合長度，其局部互電容可表示為：

帶撇號的量表示單位長度互電容。當干擾源電壓變化時，該元件會將位移電流推向受擾線：

單位長度耦合量越大、互相作用區域越長、電壓擺幅越大，或轉換時間越短，都會改變耦合波形。受擾線阻抗及端接會將分佈式電流轉換為電壓干擾。

干擾源電流同樣會產生磁場。對於相同的差分線段，其局部互電感可表示為：

帶撇號的量表示單位長度互電感。變化中的干擾源電流會感應局部串聯電壓：

兩種機制會同時發生。單位長度互電容及互電感分佈在整個耦合區域內。這種串擾耦合取決於走線尺寸、間距、平面距離、介電環境及周圍導體。在耦合線模型中，兩種機制都會向每個受擾線端點發射波；NEXT 及 FEXT 不能只歸因於電容或電感。應用筆記 337：降低微電腦匯流排噪聲

圖 2：耦合微帶線橫截面中的互電容與互電感（概念圖，非按比例）。

增加串擾嚴重程度的因素

間距通常是第一個可調整的因素。走線分開後，終止於相鄰導體的電場通量會減少，鏈結其迴路的磁通量也會減少。這種下降並不是由一條通用的反平方定律支配，而是取決於間距與走線寬度、間距與平面高度的比例，以及介電材料和銅箔幾何形狀。

耦合長度很重要，但對所有觀察到的峰值而言，並不存在單一線性規則。較長的均勻區域會改變耦合波的持續時間、時序及疊加方式。在弱耦合及短邊沿近似條件下，FEXT 通常會隨長度增加；NEXT 則只會增加到各部分貢獻不再能在干擾源邊沿內疊加為止，之後其平台主要由橫截面及端接決定。

快速轉換會提高電壓及電流變化率。改變時鐘分頻器不會減慢 I/O 緩衝器產生的實際邊沿，因此單純降低重複頻率可能幾乎不會改變串擾脈衝。遠離參考平面的走線通常也會產生更強耦合，因為電磁場會向側面擴散得更遠。平面分割、空洞及管理不當的層間轉換會擴大或破壞回流路徑，並在走線對走線耦合之外加入共阻抗耦合。TI 建議高速訊號在完整參考平面上方佈線，並避免其下方出現平面分割或空洞。Spraar7j

串擾的類型

NEXT 及 FEXT 描述的是觀察耦合波形的位置。PCB 傳輸線模型可以解釋電容及電感貢獻為何在受擾線兩端以不同方式結合，以及微帶線和帶狀線為何不會完全相同。

圖 3：耦合傳輸線上的近端及遠端串擾觀察位置（概念圖）。

近端串擾（NEXT）

NEXT 是在靠近干擾源的受擾線端點測得的噪聲。每個微小線段都會發射一個向後傳播的貢獻。以下符號分別表示耦合區域的一程傳播延遲，以及干擾源的上升時間。對於匹配、均勻且弱耦合的走線，當往返間隔接近邊沿持續時間時，遠端對 NEXT 平台的增加便會停止：

一程延遲等於耦合長度除以傳播速度：

代入後可得到相應的近似飽和長度：

這個近似值會受到上升時間定義方式影響，因此應始終一致地使用同一套標準，例如 10–90%。超過這個長度後，增加耦合主要會延長 NEXT 脈衝，而不是提高其匹配線平台。

低於這個長度時，改變耦合長度可能同時改變峰值及脈衝寬度。反射及不匹配端接還可能重新塑造或重複疊加觀察到的干擾，因此「NEXT 已飽和」是匹配均勻走線的概念，並不是實際佈線網絡的通用上限。

遠端串擾（FEXT）

FEXT 是在與干擾源相反的受擾線端點測量。在該端點，電容耦合及電感耦合貢獻的極性相反。兩者能否抵消，取決於偶模及奇模傳播速度之間的關係。

嵌入近似均勻介電材料中的對稱帶狀線，可以令兩種速度非常接近，因此理想 FEXT 抵消效果很強。不過，說帶狀線完全沒有 FEXT 並不準確。芯板／半固化片差異、偏移幾何形狀、周圍銅箔、玻璃纖維編織、過孔、彎折、端接及損耗，都會破壞理想對稱性。微帶線的電磁場同時分佈於介電材料及空氣或阻焊層中，天生是不均勻結構，因此其模態速度差異更大，FEXT 通常也更高。

對於均勻且弱耦合的走線，FEXT 通常會隨耦合長度及邊沿速度增加。在實際通道中，色散、反射、多個干擾源及受擾線的實際負載，都可能改變峰值及極性。應使用針對具體幾何形狀的模擬，不要將帶狀線視為可以一概豁免 FEXT。

PCB 設計中的串擾案例

考慮一組示意 DDR 數據組中的八條 DQ 走線；這不是實測數據。為簡化說明，省略 DQS 及 DM／DBI；本文不代表任何特定 DDR 世代、數據速率、I/O 模型或實測根因。每條 DQ 約 4 mil 寬，邊到邊間距約 4 mil，並在數英吋範圍內平行佈線。錯誤在滿速流量期間出現，並集中於有活躍鄰近線路的走線。

初步檢查不應只根據症狀便判定「FEXT 過大」。應檢查接收器裕量、電源完整性、時序、反射、參考平面連續性、封裝耦合及同步切換行為。然後使用控制器及記憶體 IBIS 模型、實際層疊結構、端接方式及真實切換模式，對已佈線的數據組進行模擬。在兩條同相干擾源之間放置安靜受擾線，是有用的篩選案例；最終裕量分析仍需要符合協定的活動模式。

在這個情境中，最近的鄰線具有最強耦合，因為它們擁有最小間距及最長的連續平行區域。如果逃線幾何形狀允許，佈局團隊可以將間距增加至約 8 mil，打斷連續相鄰關係，並將匯流排移至更靠近完整參考平面的層。如果內層佈線能提供更均勻的電磁場分佈，又不會造成不良過孔轉換，便可能降低 FEXT，但不一定能降低 NEXT。總耦合仍取決於間距、尺寸、平面距離及端接。當介電高度改變時，應重新計算走線寬度，以保持阻抗。

圖 4 是原始的一階模擬結果，而不是實測 DDR 數據。模擬先以二維準靜態有限差分方法提取每個耦合微帶線橫截面的單位長度電容矩陣，再以空氣填充解提供外部電感矩陣，最後使用無損多導體傳輸線模態模型計算遠端受擾線響應。Analysis of Multiconductor Transmission Lines兩個案例均使用 1.2 V 脈衝、250 ps 的 10–90% 訊號源上升時間、3 英吋耦合長度、相對介電常數 4.0、每條導線 40 ohm 訊號源電阻及 50 ohm 負載。基準幾何形狀（4 mil 寬度、4 mil 間距、3 mil 平面高度）產生 33.5 mV 的 FEXT 絕對峰值。修改後幾何形狀（3 mil 寬度、8 mil 間距、2 mil 平面高度）產生 12.0 mV。以上均為模擬值，而非測量值。無損雙線模型未包括封裝、過孔、導體及介電損耗、阻焊層、玻璃纖維編織及接收器非線性，因此產品簽核仍需要使用實際佈線拓撲及 I/O 模型。

圖 4：基準及修改後示意 DDR DQ 幾何形狀的模擬遠端受擾線串擾。

準 TEM 雙線模型使用 1.2 V 脈衝、250 ps 的 10–90% 上升時間、3 英吋耦合長度、相對介電常數 4.0、每條導線 40 ohm 訊號源電阻及 50 ohm 負載。以上為模擬結果，並非測量結果。

如何降低 PCB 設計中的串擾

控制耦合的最佳時機，是層疊結構及佈線規則仍然可以調整的階段。更全面的訊號完整性基礎指南可深入介紹回流路徑及阻抗；以下方法則專注於串擾背後的物理調整因素。

增加走線間距（3W 及 5W 規則）

增加間距可以同時減少互電容及互電感。3W 規則通常指中心到中心的間距為三倍走線寬度，而更保守的 5W 規則則使用五倍寬度。兩者都是佈線經驗法則，而不是性能規格，不能保證串擾降低 70% 或達到任何固定噪聲水平。平面高度、耦合長度、邊沿速率及負載仍然重要。請將走線間距建議視為起始限制，然後對噪聲裕量緊張的網絡進行模擬。

圖 5：3W 及 5W 佈線經驗法則使用中心到中心距離；兩者都不能保證固定的串擾降低幅度（概念圖）。

縮短平行佈線長度

縮短並排佈線區域通常可以降低總互作用，對限制均勻耦合走線中的 FEXT 特別有效。重新佈線時，避免同兩條網絡在整條匯流排中一直保持最近鄰線關係，並避免在無關訊號旁安排密集蛇形線段。在相鄰訊號層上，應盡可能在層與層之間使用參考平面，而不是只依靠正交佈線。

不要預期所有峰值都會與長度成正比下降。縮短耦合區域可能會令耦合脈衝在時間上移動，或改變它們的重疊方式；而已飽和的 NEXT 可能仍維持相近的平台。應在接收器位置比較完整的時域波形。

優化層疊結構及參考平面

讓關鍵走線更接近完整參考平面。縮小訊號至平面的距離，可以將更多電場限制在訊號與平面之間，減少橫向電場擴散，並縮小訊號回流迴路。應重新計算走線寬度，以維持阻抗；如果只改變平面距離而不重新計算寬度，走線可能偏離目標阻抗。

帶狀線的介電環境可以更加均勻，因此通常能提供更好的 FEXT 抵消，但實際結果由完整橫截面決定。請將介電高度定義為走線到最近參考平面的距離，並將走線間距定義為邊到邊的淨距離。以至少三倍介電高度作為起始間距，對敏感網絡使用更大間距，通常比單純按走線寬度制定規則更有效。三至五倍介電高度仍屬經驗法則。請參閱PCB 設計指南、製造商材料數據及場求解器結果。

圖 6：縮小訊號至平面的距離可將更多電場限制在參考平面附近，並減少橫向電場擴散（概念圖，非按比例）。

使用護線及接地過孔縫合

護線會佔用間距，而增加間距本身可能已帶來大部分改善。如果護線浮空或參考連接不良，它便會成為另一條耦合導體，甚至增加串擾。因此，Bogatin 及 Simonovich 建議將護線視為最後手段。

如果確實需要護線，應反覆將其連接到相鄰訊號所使用的同一參考導體，並對完整結構進行建模。如果參考導體是電源平面，還要加入其交流路徑及擴散電感。以所選波長的二十分之一作為過孔間距只是一個起始估算值：波長取決於傳播速度及所選上限頻率，而過孔、反焊盤及腔體模式也會產生影響。只在兩端連接，不能保證中間的護線保持安靜。

圖 7：護線需要分佈式連接到訊號的參考導體；浮空護線可能成為另一個耦合諧振器（概念圖）。

控制邊沿速率及端接

選擇仍能滿足時序及波形要求的最慢 I/O 邊沿。壓擺率控制會直接改變輸出轉換。可編程驅動強度會改變訊號源阻抗及電流，因此可能同時改變邊沿速率、反射及串擾。無論使用哪種設定，都需要在製程、電壓及溫度範圍內進行眼圖及時序檢查。

對於高阻抗負載的點對點走線，以下符號分別表示驅動器輸出電阻、附加訊號源串聯電阻及目標單端特性阻抗。常見的訊號源端接條件為：

之後返回的負載反射會在訊號源處被吸收。多點、雙向、飛線式及高負載 DDR 網絡需要針對拓撲進行分析。電阻可能會作為次要效果令觀察到的邊沿變慢，但不能替代受控壓擺率。TI 分別介紹了用於抑制反射的訊號源端接，以及用於降低耦合噪聲的較慢上升時間。SPRU889

端接也會改變受擾線耦合波所看到的阻抗。在只根據串擾波形選擇電阻前，應先對干擾源及受擾線兩端進行建模，並包括封裝及接收器電容。

PCB 設計串擾常見問題

PCB 設計串擾總結

串擾由干擾源上的訊號轉換開始。變化中的電壓及電流會產生電場和磁場；互電容及互電感會將部分能量耦合到受擾線；產生的波形會以 NEXT 及 FEXT 形式出現，之後還可能發生反射。邊沿速率、橫截面、耦合長度、回流路徑、驅動器、受擾線負載及端接，共同決定觀察到的噪聲。

最可靠的佈局策略是在製造前降低互耦合：增加間距，讓關鍵走線靠近連續參考平面，避免不必要的長距離相鄰佈線，並選擇合適的層幾何形狀。只有在接地方式經過工程設計時才使用護線，並將 3W、5W、3H 及按 λ 設定的過孔間距視為篩選規則，而不是設計證明。對於密集或裕量較低的介面，使用實際層疊及 I/O 模型進行耦合線模擬，才是將合理經驗法則轉化為可驗證設計的關鍵。

如果佈線密度或介面速度令這些取捨變得困難，JLCPCB 專業 PCB 佈局服務可以在設計進入製造前，協助制定具備串擾意識的層疊及佈線方案。