DDR5 PCB 佈局指南：設計規則與最佳實務

引言

DDR5 設計可能通過模擬，出貨後卻間歇性失效。原理圖看不出問題，零件選擇正確，針腳也符合資料表，但電路板仍無法在全速下保持穩定鏈路。

這通常是佈局問題，而不是元件問題。DDR5 在最初的 JEDEC 版本中已將資料速率提升至 6400 MT/s，後來更擴展至 8800 MT/s。（JEDEC：JEDEC 更新 JESD79-5C DDR5 SDRAM 標準）同時，核心電壓由 DDR4 的 1.2V 降至 1.1V。更快的邊沿及更小的電壓擺幅，使原本可以容忍粗糙走線的噪聲裕量大幅減少。

DDR5 亦改變了部分關鍵問題的位置。電壓調節由主機板移至 DIMM，DQ 線加入決策回授等化以應對通道損耗，針腳排列也有足夠變化，不能直接沿用 DDR4 的 breakout 策略。

本文將介紹實際最重要的 DDR5 PCB 佈局指南，包括疊層與材料選擇、佈線與長度匹配、供電及訊號完整性驗證。每一節都集中於可直接套用的數值和規則，而不是一般理論。內容以 DIMM 及板載記憶體設計中的標準 DDR5 SDRAM 介面為主；確切限制會因控制器、記憶體拓撲及供應商而異，數值只應作為起點，若與供應商指南不同，應以供應商指南為準。

DDR5 架構及其對 PCB 的影響

圖 1：DDR5 將電壓調節移至 DIMM。主機板提供 12V 電源軌，以及控制、時鐘和資料群組。

DDR5 與 DDR4 比較

電壓調節移至模組內的 PMIC 後，主機板的工作由「乾淨地提供 1.2V」改為「提供乾淨的 12V 電源軌」。DDR5 亦將每個 DIMM 由一個 64 位元通道拆分成兩個獨立的 32 位元子通道（另加 ECC），重新安排了 CA、CLK 和 DQ 群組從控制器分支的方式。

子通道拓撲及 CA 扇出

DDR5 將每個 DIMM 分成兩個獨立的 40 位元子通道（ECC 模組為 32 位元資料加 8 位元 ECC），這會重新安排訊號離開控制器的方式。每個子通道都有自己的 CA 匯流排、CLK 對及 DQ／DQS 群組，因此原本一個寬 64 位元通道會變成兩組較窄且自成一體的佈線規則。

然而，每個子通道內的拓撲與 DDR4 相比仍較為接近。在 DIMM 設計中，CLK 和 CA／CMD 仍會以 fly-by 方式依次通過 DRAM；只是鏈路較短，每條鏈上的裝置數量較少。DQ 和 DQS 則像 DDR4 一樣，以點對點方式連接至單一裝置。主機板拓撲最終取決於記憶體配置；板載記憶體設計可大幅縮短 CA 鏈。規劃 breakout 時，應讓每個子通道的 CA、CLK 和 DQS 群組扇出時不跨越另一子通道的逃線路徑，並將每個子通道視為相同規則集的平行複製。

DDR5 針腳佈局要點

DDR5 針腳按功能分組，包括 DQ 位元組、DQS 選通差分對、CA／CMD 匯流排，以及差分 CLK_t／CLK_c。每組訊號都有自己的阻抗及長度匹配規則，因此應在原理圖和佈局中保持視覺分隔。

主機端 BGA 焊球間距通常為 0.65 至 0.8 mm，因此 breakout 佈線會主導最初幾層。放置任何走線前，先規劃扇出所需的過孔排列和層分配，並從一開始便為 CLK 和 DQS 設定差分對規則。

疊層及材料選擇

圖 2：九層 DDR5 疊層範例，讓每個訊號層都鄰近接地參考層，並將電源層隔離在兩個接地層之間。

同時選擇層數、介電材料和目標阻抗，可讓疊層具備可製造性並保持訊號潔淨。一般層次排列的理論可參閱我們的PCB 疊層最佳實務指南。

層數

小型單 rank 介面有時可用 8 層完成佈線。許多 DDR5 主機板及 SoM 設計會採用 10 至 12 層。

雙 rank 設計或多個 DDR5 通道通常需要 12 層。如果 DQ 群組開始跨越 CA 走線，或與電源共用平面，這表示應增加一層，而不是勉強完成佈線。

介電材料

傳統 FR-4 層壓板的損耗角正切通常約為 0.015 至 0.02，實際值會因樹脂系統和玻璃布結構而異。在低速下問題不大，但在 6400 MT/s 以上的較長走線中，會對眼圖閉合造成實際影響。Megtron 6、FR408HR 或 I-Speed 等低損耗層壓板可將數值降低至約 0.004 至 0.01。（Isola：FR408HR 層壓板及半固化片）

玻璃布結構同樣重要：標準玻璃布會產生週期性的介電常數變化，並在差分對的兩條走線之間形成偏斜。展布玻璃或旋轉玻璃布層壓板可減少這種現象，對要求嚴格的 DQS 或 CLK 差分對而言，其成本值得考慮。

阻抗目標

DQ 和 CA 單端訊號通常以約 40 Ω 為目標；部分控制器設計指南，例如 Intel 指南，會針對特定帶狀線配置列出 45 Ω。CLK／DQS 差分對的目標通常為約 80 Ω。（Intel：DDR5 PCB 佈局指南）始終應根據控制器及 DRAM 供應商的設計指南確認確切數值。

阻抗必須在整條通道中維持一致，而不只是直線走線段。過孔、連接器焊盤及參考平面轉換通常是阻抗不連續點；DDR5 的裕量較小，每次反射造成的影響都更大。

應使用二維場求解器或線上阻抗計算器，根據實際疊層、銅厚和介電常數計算走線幾何形狀。初步目標可設定為約 ±10% 容差。

佈局指南及最佳實務

實際佈線時可將本節放在手邊。以下規則涵蓋元件放置、走線、過孔、參考平面、串擾和去耦，這些決定了電路板能否一次成功。

元件放置

DRAM 應與控制器保持足夠接近，以便使用短而可匹配的走線，同時要預留去耦電容和過孔扇出空間。針腳排列允許時，將封裝方向調整至 DQ／DQS 針腳直接面向控制器。

DDR5 的散熱要求比 DDR4 更高，因為 DIMM 內置 PMIC 及更高密度的佈線都會增加熱量。去耦電容應靠近電源針腳，但不可阻擋附近訊號的逃線路徑。

走線及長度匹配

作為典型起點，每個位元組通道內的 DQ 與 DQS 應匹配至約 5 mil；最終限制應以控制器供應商指南中的偏斜或傳播延遲預算為準，而不是採用通用 mil 數值。不同位元組通道之間的允許偏斜也應遵循控制器的訓練及時序預算，而非固定的 PCB 長度容差。CLK_t／CLK_c 的對內偏斜同樣應保持很小，因為時鐘偏斜會令所有使用該時鐘的訊號產生額外抖動。

可用蛇形走線填補少量長度差，但振幅應保守，蛇形凸起之間至少保持 3 倍走線寬度的間距。控制器至 DIMM 的走線應盡量短；每增加一英寸，都會消耗插入損耗預算。

過孔設計

每個過孔都是小型阻抗不連續點，也可能形成諧振 stub。佈線密度允許時，讓 DQ、DQS 和 CLK 保持在同一層；無法避免換層時，應小心處理。

對不可避免的過孔進行背鑽，以移除未使用的 stub；較簡單的電路板則可使用盲孔或埋孔微孔。任何訊號過孔換層時，應在附近放置接地過孔，常用起點是距離約 20 至 30 mil，讓回流電流保持短路徑；確切間距取決於疊層及過孔幾何形狀。

參考平面及串擾

完整的參考平面可讓回流電流直接沿訊號下方流動，從而保持阻抗穩定。若 DDR5 走線下方有分割、槽孔或避空區，回流電流就必須繞行，令眼圖出現可量度的閉合。

對要求嚴格的 DDR5 佈線，供應商建議的 3H 間距是更嚴謹的串擾限制，其中 H 是走線至參考平面的距離。常見的 3W 規則（間距至少為走線寬度的 3 倍）可作早期指引，但不應取代基於疊層的串擾分析。特別留意 CLK 或 DQS 與 DQ 位元組群組平行佈線的位置，因為串擾進入時序參考會增加抖動，即使 DQ 本身看似潔淨。

去耦電容

採用分層方法：大容量電容（數十至數百 µF）處理低頻瞬變；中容量電容（0.1 至 1 µF）處理中頻範圍；高頻電容（1 至 10 nF 或更小）則盡量貼近電源針腳。

焊盤內過孔結構可讓高頻電容以最短迴路接地。電容應盡量靠近其去耦的針腳，約 100 mil 內可作為常見起點；最終電容選擇和位置應由 DRAM 或 PMIC 供應商的參考設計決定，而不是固定配方。

供電網絡設計

DDR5 將 PMIC 放在 DIMM 上，令大量電源完整性工作移至模組。這並不會免除主機板的責任，而是改變主機板 PDN 必須提供的內容。

圖 3：DIMM 內置 PMIC 將 12V 調節為 VDD、VDDQ 及 VPP（左）；模擬 PDN 阻抗會與目標曲線比較（右）。

為每條主要電源軌（VDD、VDDQ、12V 輸入）分配足夠的銅面積及低電感路徑。不要把一個平面分割成孤立覆銅，否則容易產生細長銅條及過孔放置風險；電源軌是否需要獨立平面，取決於疊層、電流需求和 PDN 分析。DDR5 IC 封裝下方的覆銅應保持連續，電源過孔不要使用熱焊盤連接。

目標阻抗可由允許電壓漣波除以最壞情況瞬變電流得到。在確定元件位置前，使用實際電容值及平面幾何形狀模擬 PDN；諧振峰通常出現在不同電容層級的交越頻率附近。

訊號完整性驗證

圖 4：開眼圖反映受控阻抗、嚴格的長度匹配及完整的參考平面。

眼圖會將多個位元週期疊加在一起。眼高反映電壓裕量；眼寬反映時序裕量。介面使用 DFE 時，DFE 可抵消部分符號間干擾，但只能增加有限的預留裕量。

DDR5 主要依靠晶片內終端，而不是外部電阻，因此更需要從設計初期確保佈局阻抗正確。佈線完成後，從實際佈局擷取 S 參數，並使用基於 IBIS 的模擬產生真實眼圖，再與合規遮罩比較並保留足夠裕量。

DDR5 PCB 設計常見錯誤

DDR5 PCB 設計檢查清單

1. 層數與通道數及匯流排寬度相符，通常為 8 至 12 層，且每個訊號層旁都有專用接地參考層。
2. 介電材料損耗角正切及玻璃布結構按目標資料速率選擇，不要預設使用標準 FR-4。
3. 單端（通常約 40 至 45 Ω）及差分（約 80 Ω）阻抗目標，已根據供應商指南及實際疊層，使用場求解器確認。
4. DQ 至 DQS 及 CLK 對內偏斜符合控制器供應商的時序預算（走線長度通常只有數 mil）；不同位元組通道之間的偏斜在校準範圍內。
5. 沒有 DDR5 訊號跨越平面分割、連接器避空區或安裝孔群組。
6. 每個承載 DDR5 訊號的過孔旁都有相鄰接地過孔；未使用的 stub 已背鑽，或使用盲孔／埋孔避免。
7. DDR5 訊號群組之間至少保持 3W 間距；CLK／DQS 與 DQ 平行時，增加間距或使用護線。
8. 去耦電容按頻率層級放置，高頻電容最靠近針腳；佈局允許時使用焊盤內過孔。
9. 電路板完成前，已計算 PDN 目標阻抗，並根據實際電容位置完成模擬。
10. 已完成佈局後 S 參數擷取及基於 IBIS 的眼圖模擬，並確認相對合規遮罩有裕量，而不只是勉強通過。

DDR5 PCB 佈局常見問題

DDR5 PCB 佈局結語

成功的 DDR5 PCB 佈局，需要把疊層、阻抗、佈線、電源完整性和訊號完整性驗證視為互相連接的單一問題，而不是四張獨立清單。不能支援目標阻抗的疊層，會削弱精心設計的佈線；忽略 PDN 需求的佈線，也會破壞電源規劃。每個部分都依賴其他部分。

從設計開始便遵循這些 DDR5 PCB 佈局指南，而不是在第一塊原型失敗後才修正，才可避免昂貴的重新打樣。規則並不複雜：保持阻抗，在關鍵位置匹配長度，保持參考平面完整，並在送交製造前透過模擬驗證。

如果你正在進行 DDR5 設計，希望有人檢查疊層、佈線或阻抗，JLCPCB PCB 佈局服務可在設計仍容易修正時協助審查。