System in Package（SiP）完整指南：架構、優勢與應用

系統級封裝（System in Package，SiP）是一種半導體封裝方式，將多個 IC、被動元件與互連結構整合在單一封裝內，以單一元件的佔板空間提供完整的功能子系統。

SiP 已成為智慧型手機、無線模組、穿戴式裝置與 IoT 裝置中的基礎技術。它讓工程師能將處理器、記憶體、RF 電路與電源管理整合到一個緊湊且預先測試完成的單元中，降低電路板複雜度並縮短產品上市時間。

本指南將介紹 SiP 的運作方式、SiP 與系統單晶片（System on Chip，SoC）的差異、現有封裝類型，以及工程師在使用 SiP 模組進行 PCB 設計與組裝時需要了解的重點。

什麼是系統級封裝（SiP）？

系統級封裝（System in Package，SiP）是一種常見的先進半導體封裝方式，也稱為 SiP 半導體封裝。它將多個半導體裸晶與被動元件整合至單一封裝中，使其能作為完整的功能子系統運作。與只負責單一功能的離散元件不同，SiP 模組可以在一個封裝本體內完成運算、儲存、通訊以及電源管理。

重點：SiP 是一種封裝策略，而不是晶片設計方法。它將分別設計的晶片整合至同一個封裝中，而不是將所有功能製作在單一裸晶上。

典型的 SiP 可以包含以下任意組合：

• 處理器或微控制器（MCU/MPU）
• DRAM 或 Flash 記憶體
• RF 收發器或數據機
• 電阻、電容與電感等被動元件
• 電源管理 IC（PMIC）
• MEMS 感測器或類比前端

由於這些元件採用短距離互連共同封裝，相較於將多顆晶片分散配置在較大 PCB 面積上的組裝方式，SiP 可以提供更好的訊號完整性並降低寄生效應。這一點對 RF 與高速數位設計尤其重要，因為走線長度會直接影響性能。

系統級封裝如何運作

要了解 SiP 架構，就必須了解多個裸晶如何在封裝範圍內進行實體配置、互連與佈線。

多晶片整合

在 SiP 中，多個裸晶可以並排安裝在共同基板上，也可以利用先進接合技術進行垂直堆疊。每顆裸晶都是獨立製造的，通常可能來自不同晶圓代工廠並採用不同製程節點，最後再於封裝階段完成組裝。

這種方式稱為異質整合（Heterogeneous Integration）。由於各晶片不需要採用相同的製造製程，工程師可以將先進製程節點的處理器與成熟製程的類比電路搭配，也可以將矽晶片與 GaAs 等化合物半導體結合，用於 RF 應用。

互連技術

SiP 內部各裸晶之間如何通訊，取決於封裝類型與性能需求。常見的互連方式包括：

• 打線接合（Wire Bonding）：使用細金線或銅線，將裸晶焊墊連接至基板走線；成本效益高且應用廣泛
• 覆晶接合（Flip-Chip Bonding）：將裸晶翻轉，利用焊接凸塊直接連接至基板；互連路徑更短，可提供更好的電氣性能
• 矽穿孔（Through-Silicon Via，TSV）：直接穿過裸晶製作垂直電氣連接；可實現路徑極短的 3D 堆疊
• 重佈線層（Redistribution Layer，RDL）：利用薄膜佈線層重新配置裸晶焊墊位置，使其與基板或其他裸晶的 Footprint 相匹配

封裝基板與佈線

基板是 SiP 的結構骨架與電氣佈線層。它負責在不同裸晶之間傳輸訊號、管理電源供應，並提供熱傳導路徑。基板品質會直接影響訊號完整性、電源完整性與 EMI 性能，因此，基板層級的佈線限制是複雜 SiP 模組最主要的設計挑戰之一。

SiP 中的被動與主動元件

除了半導體裸晶之外，SiP 模組通常也會將被動元件直接嵌入基板內部或安裝於基板表面。嵌入式電容可以降低裸晶附近的電源雜訊；整合式 RF 濾波器與匹配網路可以減少 PCB 層級的調校需求；PMIC 則在封裝內部進行電壓調節，降低 PCB 設計人員需要處理的外部元件數量。

圖：系統級封裝模組示意，展示採用打線接合與覆晶方式的裸晶、被動元件、多層基板以及底部 BGA 焊球輸出。

系統級封裝的類型

依裸晶在空間中的排列方式，SiP 配置大致可以分為三種類型。每一種類型在整合密度、成本與熱性能方面都有不同的取捨。

2D SiP

在 2D SiP 中，所有裸晶都會並排放置在同一個基板平面上。這是最容易製造與驗證的配置方式。不同裸晶之間的訊號會透過基板走線進行橫向傳輸，因此互連的寄生參數相對容易控制。

當裸晶數量較少、成本是主要考量，或設計中包含無法採用垂直堆疊方式整合的異質技術時，通常會優先選擇 2D 封裝。這種配置目前仍廣泛應用於 Bluetooth 與 Wi-Fi 模組產品，並經常採用各種 BGA 封裝類型，以標準且可靠的表面黏著方式安裝至主 PCB。

2.5D SiP

2.5D SiP 會先將多個裸晶安裝在中介層（Interposer）上，再將整個組件安裝至主要封裝基板。中介層通常是具有細間距佈線的被動式矽或玻璃基板，可以在裸晶之間提供高密度橫向互連，而不需要在主動矽晶片內使用 TSV。

這種配置廣泛應用於 AI 加速器以及高效能運算（HPC）裝置，因為這些應用需要在邏輯裸晶與記憶體裸晶之間提供極高頻寬。TSMC 的 CoWoS 平台以及 AMD EPYC 處理器封裝都是著名的量產案例。

3D SiP

3D SiP 會將裸晶垂直堆疊，並利用 TSV 在各裸晶之間建立直接電氣連接。這種方式可以大幅減少封裝佔用面積並縮短關鍵訊號路徑，但熱管理會成為重要挑戰，因為底層裸晶產生的熱量必須穿過上方的堆疊結構才能散出。

3D 堆疊常見於高頻寬記憶體（High Bandwidth Memory，HBM）等 DRAM 產品，其中多顆 DRAM 裸晶會堆疊在邏輯裸晶上，以實現傳統平面封裝無法達到的記憶體頻寬。控制熱阻並確保 TSV 連接可靠，是 3D SiP 設計中的主要工程挑戰。

圖：2D、2.5D 與 3D 系統級封裝配置比較，展示裸晶配置、中介層使用方式以及 TSV 垂直堆疊。

SiP 內部的主要元件

工程師在評估設計中是否採用 SiP 模組時，需要清楚了解每一種內部元件所提供的功能。以下整理大多數 SiP 產品中的主要功能區塊。

處理器／MCU

處理器或微控制器負責運算與系統控制。在 IoT 與穿戴式 SiP 中，通常會使用低功耗 ARM Cortex-M 核心；在行動裝置或邊緣 AI 應用中，則可能採用高效能應用處理器並搭配神經網路處理單元（NPU）。處理器會決定指令集架構，同時影響記憶體介面的需求。

記憶體

大多數 SiP 模組至少包含一種類型的記憶體，例如作為工作記憶體的 SRAM、用於韌體儲存的 NOR Flash，或用於高頻寬應用的 LPDDR。將記憶體與處理器共同封裝，可以省去 PCB 層級的記憶體佈線，並降低 DDR 等高速記憶體介面所帶來的訊號完整性問題。

RF 元件

RF 整合是選擇 SiP 而不是採用 PCB 離散元件組裝的重要原因之一。典型的無線 SiP 可以在封裝內整合收發器、功率放大器、低雜訊放大器（LNA）以及 RF 開關，同時預先完成匹配網路與濾波器的調校。如此一來，就不再需要大量 PCB 層級 RF 佈局專業，也可以減少天線阻抗匹配所需的設計迭代次數。

重點：SiP 將匹配與濾波功能移至封裝內部，因此可以降低 PCB 層級的 RF 設計複雜度。

被動元件

去耦電容、濾波電感以及訊號終端電阻會與主動裸晶共同配置於 SiP 封裝內。由於這些元件距離裸晶更近，可以降低電源紋波、減少 EMI，並降低在主 PCB 上將旁路電容放置於 IC 附近時常見的佈局敏感性。

電源管理 IC（PMIC）

將 PMIC 整合至 SiP 內部，可以簡化 PCB 的電源架構。PMIC 可以為處理器、記憶體與 RF 子系統產生多組穩壓電源軌，同時縮短電源傳輸路徑。對電池供電裝置而言尤其重要，因為電源轉換效率與暫態響應會直接影響續航時間。

系統級封裝（SiP）vs 系統單晶片（SoC）

SiP 與 SoC 經常被放在一起討論，但兩者代表的是本質上不同的整合策略。在評估新裝置適合採用哪些 IC 封裝類型時，兩者的選擇會影響元件採購、設計時程以及產品長期彈性。

系統單晶片（System on Chip，SoC）會使用單一半導體製程，將所有功能整合至同一顆裸晶上。CPU、記憶體控制器、周邊裝置與類比介面等所有功能區塊都共享同一片矽晶片。這種方式在大量生產時具有優秀的面積效率，但需要投入大量 NRE（非經常性工程費用），並會讓設計受限於單一晶圓代工廠。

系統級封裝（System in Package，SiP）則採取相反的方式。多個分別設計與測試的裸晶會與被動元件一起整合於封裝層級。這種方式犧牲部分極致整合密度，換取更高的設計彈性、更快的開發週期，以及在單一模組中混用不同製程節點的能力。

主要優勢：SiP 可以讓不同晶片技術，例如 5nm 邏輯裸晶與成熟製程 RF 晶片，共存於同一個緊湊封裝中。

比較這兩種方式時，實際應用情境才是決定性因素，沒有任何一種方案能在所有情況下都占有絕對優勢。

以下情況通常更適合使用 SiP：

• 需要進行異質整合，例如將 RF 與數位邏輯結合
• 快速原型開發或縮短產品開發週期是主要考量
• 希望在不同產品系列之間重複使用設計
• 希望將 RF 整合功能放在封裝內部完成

以下情況通常更適合使用 SoC：

• 產品目標是極大量生產，可以有效攤提 NRE 成本
• 極致電源效率與面積密度是主要限制條件
• 所有需要的功能都可以使用同一製程節點完成

圖：比較由多顆裸晶共同封裝的 System in Package 架構，以及將所有功能整合至單一裸晶的 System on Chip。

系統級封裝的主要優勢

SiP 的優勢並不只是縮小佔用面積。對於正在設計空間受限且需要多種功能產品的工程師而言，SiP 可以同時解決多個彼此相關的設計問題。

小型化

將處理器、記憶體、RF 與電源管理整合到同一封裝中，可以省去這些功能區塊在 PCB 層級互連所需的額外佈線空間。智慧手錶模組與助聽器晶片組都是實際案例，SiP 讓這些產品實現了使用傳統離散元件佈局時難以達成的尺寸。

改善電氣性能

封裝內部短而受控制的互連，可以降低寄生電感與寄生電容。對高速數位介面以及 RF 電路而言，這可以實際改善訊號完整性、降低雜訊並改善阻抗匹配，而不需要對 PCB 佈局進行過度複雜的最佳化。

縮短上市時間

SiP 模組通常以預先整合並完成測試的子系統形式提供。如果設計團隊採用 Wi-Fi／BT SiP 模組，就不需要自行設計 RF 前端、驗證匹配網路，或獨立進行無線子系統認證。模組預先取得的法規認證也能加快最終產品的審核流程。

異質整合

沒有任何一種製程節點能在所有方面都做到最佳。SiP 可以讓 5nm 邏輯裸晶、180nm 類比裸晶以及 GaAs RF 晶片共同存在於同一封裝中。這種依功能選擇最佳製程節點的方式，在單晶式 SoC 中無法實現，也是 SiP 最重要的技術差異之一。

降低 PCB 複雜度

使用單一 SiP 模組取代四到五顆獨立 IC 以及數十個被動元件，可以簡化原理圖設計、減少元件數量、降低 BOM 成本，並減少組裝過程中的元件貼裝與焊接工序。對代工製造商而言，每片電路板上的元件越少，發生錯誤的機率也越低。

更好的 RF 整合

RF 電路對 PCB 佈局非常敏感。在 PCB 上配置 RF 元件時，需要仔細考慮接地平面、走線阻抗、禁佈區以及耦合路徑。內部整合 RF 元件的 SiP 已提供經過測試與特性驗證的 RF 子系統，因此 PCB 設計人員只需要連接天線焊墊，而不是重新設計完整 RF 電路。

重點：採用 SiP 模組後，RF 設計的主要挑戰會從 PCB 佈局轉移到天線連接，可以實質降低設計風險。

系統級封裝的挑戰

SiP 並不是所有專案都適用的解決方案。了解它的限制，可以協助工程師做出更合理的判斷，而不是單純把封裝當成簡化設計的捷徑。

熱管理

多顆裸晶在受限封裝空間內同時產生熱量，會造成熱量集中問題。在 3D 堆疊結構中，距離封裝基板最遠的裸晶具有最高的熱阻路徑。因此，在設計階段進行熱模型建立，包括基板與封裝的熱模擬，是避免負載狀態下接面溫度超出規格的重要步驟。

測試複雜度

當多裸晶封裝組件發生故障時，要將問題定位至某一顆特定裸晶，比測試 PCB 上的離散元件困難許多。在封裝之前進行已知良品裸晶（Known-Good Die，KGD）測試，有助於提早找出缺陷。封裝完成後的測試覆蓋率則比較有限，因此會增加品質控制成本，也讓現場失效分析更加複雜。

設計限制

SiP 內部的基板佈線，在間距與層數方面通常比 PCB 面臨更嚴格的限制。共同封裝裸晶之間的 EMI 也必須在基板層級進行管理。雖然 SiP 設計工具正在持續成熟，但相較於標準 PCB EDA 工作流程，目前仍需要更專業的設計知識。

製造成本

先進封裝需要專用設備、精密貼裝以及嚴格的製程控制，因此治具與設備成本高於標準 SMT 組裝。對低量或原型應用而言，通常可以透過購買標準 SiP 模組來吸收這部分成本，而不是自行開發客製化封裝；但如果要開發客製化 SiP，仍需要投入相當可觀的 NRE。

系統級封裝的應用

SiP 模組廣泛出現在各種產業中，從智慧型手機、行動裝置到工業感測器，只要產品對尺寸、無線連線或能源效率有嚴格要求，就很容易看到 SiP 的應用。SiP 半導體技術已成為需要緊湊整合設計領域中的標準基礎元件。

IoT 裝置

工業與消費型 IoT 感測器需要盡可能小的尺寸以及最低的功耗。將低功耗 MCU、LoRa 或 Zigbee 收發器以及 PMIC 整合在一起的 SiP，可以在不到 10 mm² 的空間中提供完整無線節點。當整個主動子系統都在同一封裝內完成最佳化時，甚至可以實現以年為單位計算的電池續航時間。

穿戴式裝置

智慧手錶、健身追蹤器以及醫療穿戴式裝置，都需要在不規則外形中實現高度整合。SiP 技術應用於 Apple Watch S 系列晶片等產品，將處理器、感測器介面與連線功能整合到足以安裝於手錶模組中的緊湊封裝內。SiP 方式可以降低 PCB 所需層數，並實現更薄的裝置外形。

RF 與無線模組

經過認證的 Wi-Fi、Bluetooth 與 5G NR 模組，是目前商業化程度最高的 SiP 產品之一。模組供應商會將 RF 前端元件、天線匹配、晶體振盪器以及基頻處理整合到預先認證的封裝中。工程師只需要將模組安裝到載板上，再連接電源、GPIO 與天線，代表主要 RF 設計工作已經完成。

具備 FCC／CE／IC 預認證的 SiP 模組，可以大幅降低產品開發團隊面臨的法規認證負擔。

車用電子

先進駕駛輔助系統（ADAS）、雷達感測器、LiDAR 處理單元以及 V2X 通訊模組，越來越多採用 SiP 封裝，以緊湊尺寸滿足車規級可靠度需求。能夠在同一封裝中混合採用成熟製程的車規裸晶與先進製程的運算裸晶，是車用 SiP 的主要優勢之一。

圖：系統級封裝模組應用於 IoT 感測節點、穿戴式裝置、認證無線模組以及車用 ADAS 電子設備。

系統級封裝在 PCB 設計與組裝中的應用

將 SiP 模組整合至 PCB，需要考慮與一般 IC 貼裝不同的設計因素。SiP 將預先整合的複雜子系統帶到 PCB 上，但電路板仍必須正確設計，才能充分發揮它的優勢。

何時選擇 SiP，而不是 PCB 層級整合？

這個選擇不一定總是顯而易見。以下條件可以協助進行判斷：

以下情況較適合使用 SiP：

• PCB 尺寸受到嚴格限制，例如穿戴式裝置、醫療植入設備與工業感測器
• 需要 RF 整合，而且已有現成且通過認證的模組可供使用
• 產品上市速度比單位成本最佳化更加重要
• 設計團隊缺乏 RF PCB 佈局經驗

以下情況較適合使用 PCB 層級離散元件整合：

• 需要最大的設計彈性與元件替代能力
• BOM 必須使用通用元件針對大量生產成本進行最佳化
• 現場維修能力或個別晶片更換是主要需求
• 採用 PCB 層級的大面積散熱方式更有利於熱管理

SiP 模組的 PCB 設計注意事項

針對 SiP 模組設計 PCB 時，需要注意一些與一般 IC 貼裝不同的重點。使用高密度 SiP 封裝的工程師應特別注意以下內容：

佈局與佈線：

• Footprint 準確度：務必完全按照模組製造商提供的 Land Pattern 檔案進行設計。正確的焊墊設計非常重要，因為 SiP 模組的焊墊通常不是標準尺寸，而且對間距非常敏感。Footprint 錯誤會直接造成組裝良率問題。
• 逃線佈局：細間距 BGA 類型的 SiP 模組，需要仔細規劃導通孔與走線排列，才能順利將訊號從焊墊陣列中引出。高密度設計應事先規劃微孔或交錯式導通孔策略。
• 阻抗控制走線：RF 訊號線、高速資料匯流排以及時鐘訊號線都需要採用阻抗控制佈線。請為相關網路定義目標阻抗，並與 PCB 製造合作夥伴確認疊構能力。

訊號、電源與熱完整性：

• 電源完整性：在貼裝規則允許的情況下，將每個電源接腳的去耦電容盡可能靠近焊墊。使用短且低電感的導通孔連接至電源平面。
• 訊號完整性：高速差分對應盡量減少 Via Stub。差分對應保持對稱佈線並進行等長控制。
• EMI 與 EMC：在 SiP 模組下方提供連續的接地鋪銅。避免在模組附近讓訊號走線跨越接地平面的分割區域。
• 導熱過孔：如果 SiP 模組具有裸露式散熱焊墊，應透過導熱過孔陣列將其連接到內層鋪銅或底層鋪銅區域，這對將接面溫度維持在規格範圍內非常重要。
• 電源分配網路：應建立從大容量電容、經過導通孔到 SiP 電源接腳的電源路徑 DC 電阻與電感模型，尤其是具有快速暫態負載的模組。

透過 JLCPCB 製造與組裝服務擴展 SiP 設計

SiP PCB 設計通常需要多層板製造能力、阻抗控制走線以及精密 SMT 組裝。JLCPCB 支援採用阻抗控制疊構的多層 PCB 製造，對 RF 與高速 SiP 介面相當重要。

無論是原型製作還是後續量產，JLCPCB 的 PCB 組裝服務都能處理 SiP 模組以及細間距元件貼裝，簡化從 PCB 製造到組裝的轉換流程。採用 HDI 逃線或 BGA 類型 SiP Footprint 的設計，也能受益於 JLCPCB 製造製程所支援的精密尺寸公差。在準備 BOM 時，您也可以透過 JLCPCB 零件庫採購所需的重要電子元件，協助專案順利進入製造階段。

系統級封裝的未來發展趨勢

封裝技術是半導體工程中發展速度最快的領域之一。未來十年，以下幾個方向將持續影響系統級封裝技術的設計與應用。

Chiplet 小晶片架構

Chiplet 架構會將複雜的 SoC 拆分為多個尺寸較小、可以獨立設計的功能區塊，也就是小晶片（Chiplet），再利用先進封裝技術將它們整合在一起。Intel 的 Foveros、AMD 的 3D V-Cache 以及 TSMC 的 SoIC 平台都是早期量產案例。

採用 Chiplet 的 SiP 可以讓供應商混合使用來自不同廠商的優秀 IP 功能區塊，加快設計迭代速度，並降低開發大型單晶式裸晶所帶來的設計風險。

AI 與邊緣運算

邊緣 AI 硬體必須在嚴格的功耗與空間限制下提供高運算密度。SiP 可以將神經網路處理單元（NPU）、高頻寬記憶體（HBM 或 LPDDR5X）以及通訊介面緊密整合，藉此降低記憶體存取延遲並提升能源效率。

基於這項優勢，未來穿戴式與嵌入式 AI 裝置將越來越依賴 SiP 封裝。

先進封裝技術

扇出型晶圓級封裝（Fan-Out Wafer-Level Packaging，FOWLP）移除了傳統有機基板層，因此可以實現更精細的 RDL 佈線與更薄的封裝厚度。混合鍵合（Hybrid Bonding）則透過裸晶之間直接進行銅對銅互連，有望提供比覆晶技術高一個數量級的整合密度。

這些技術發展將使 SiP 的性能更加接近單晶式 SoC 整合，同時繼續保留 SiP 最重要的異質整合彈性。

系統級封裝常見問題

結論

系統級封裝（System in Package，SiP）讓工程師能將運算、記憶體、RF 與電源管理功能整合至緊湊且高性能的模組中，進一步簡化現代電子產品設計。隨著裝置尺寸持續縮小，同時需要提供越來越多功能，SiP 仍將是 IoT、無線通訊、穿戴式裝置以及車用電子的重要解決方案。