LVDS PCB佈局指南：設計技巧與實作範例

簡介

工程師在處理器與螢幕之間接好LVDS鏈路。電路板通電後，螢幕卻閃爍或出現雜訊。

元件沒有選錯，電路圖也沒有問題，真正的問題出在銅箔走線上。這就是為什麼LVDS PCB佈局指南與電路本身同樣重要。

LVDS代表低電壓差分訊號傳輸。它使用兩條匹配的導線傳送資料，而不是使用一條訊號線及接地。這使其兼具高速與低雜訊特性。

LVDS常見於螢幕、相機及車用電子設備。如果您曾經詢問LVDS的用途，簡短答案就是：任何需要在短距離內快速傳輸資料，同時又不希望產生雜訊的地方。

LVDS本身很容易使用，但要把電路板佈局做好，則需要更加仔細。本文將說明阻抗、佈線、接地、電路板疊構與終端匹配，並進一步介紹實際設計範例。

這些規則都不特殊。重點在於精確控制幾項實體尺寸，包括走線寬度、走線間距及與最近接地平面的距離，使差分對能依照資料表所描述的方式運作。任何一項被忽略，鏈路在工作台測試時仍可能正常，卻在電路板大量出貨、安裝於高溫外殼，或受到鄰近開關穩壓器雜訊干擾後間歇性失效。

什麼是LVDS？為什麼PCB佈局如此重要？

LVDS遵循TIA/EIA-644標準，其運作方式與您熟悉的大多數訊號略有不同。

LVDS晶片不是讓單一導線在開與關之間切換，而是在兩條導線之間傳送一股小而穩定的3.5 mA電流。在另一端，100 Ω電阻會將這股電流轉換成約350 mV的小幅差分電壓。

接收器只會檢查哪一條導線的電位較高，而不在意確切電壓。正因如此，以相同方式作用於兩條導線的外部雜訊會被抵消。

這項機制之所以有效，是因為兩條導線並排佈置，並承載相同但相位相反的訊號。來自鄰近時鐘線或開關穩壓器的突發雜訊，會在同一時間以大致相同的幅度耦合到兩條導線。接收器只會查看兩者之間的差值，因此這種共同雜訊在抵達解碼位元的邏輯電路之前，大部分已被抵消。讓兩條走線彼此靠近並保持等長，才能使這種抵消效果在實際電路中發揮作用，而不只停留在理論上。

圖1. LVDS驅動器與接收器透過匹配差分對連接，接收端設有100 Ω終端電阻。

這就是LVDS天生安靜且雜訊低的原因，也是工程師喜歡在LVDS電路設計中使用它的原因之一。

不過，先天低雜訊並不代表不會受到錯誤影響。走線寬度不正確、長度不匹配或附近存在雜訊走線，仍可能造成錯誤。對低速訊號毫無影響的小型佈局失誤，也可能使高速運行的LVDS鏈路失效。

那麼LVDS在實際應用中用於哪些地方？包括螢幕、相機、晶片間鏈路、汽車儀表板及兩塊電路板之間的連接。這些應用都需要在固定的短距離內高速傳輸大量資料。正因傳輸距離與速度固定，佈局才必須一次做對。

LVDS PCB佈局的重要指南

以下幾節將說明LVDS佈局的主要規則，包括阻抗、佈線、接地、疊構與終端匹配。

正確處理這些項目，就能避免訊號問題、雜訊及重新設計電路板。當中部分規則適用於任何高速差分對，因此本文只作簡短說明，並提供延伸內容連結。

LVDS PCB的阻抗控制

這是最重要的規則：差分對必須達到100 Ω差分阻抗，才能與接收端的電阻匹配。

如果阻抗不正確，訊號便會在每個不匹配點反射，表現為抖動及不穩定、不清晰的訊號。

差分對實測為90 Ω或115 Ω，而不是100 Ω，未必會立即失效。然而，阻抗每偏離目標一點，就會有更多訊號反射回驅動器，而無法乾淨地到達接收器。當多個細微的不匹配累積在一起，例如連接器封裝、過孔換層及其他位置的平面分割，反射便會不斷疊加，直到眼圖閉合，並開始在高速運作時出現位元錯誤。

圖2. 走線寬度（W）、間距（S）及介電層高度（H），是設定LVDS差分對100 Ω差分阻抗的變數。

走線寬度、兩條走線之間的間距及電路板厚度，都會決定LVDS阻抗。讓兩條走線更加靠近，阻抗會下降；增加電路板厚度，阻抗則會上升。

由於影響這個數值的因素很多，因此不要依靠猜測。請使用JLCPCB阻抗計算器，並輸入實際疊構、走線寬度、間距及介電層厚度。

LVDS常見的兩種佈線形式為微帶線（位於接地平面上方的外層）及帶狀線（位於兩個參考平面之間的內層）。帶狀線埋在兩個接地層之間，能更有效阻隔外部雜訊，適合電路板上雜訊較大的區域，但量測探測會比較困難。

以下是常見電路板類型的簡單起始參考值。實際設計時，務必使用計算器配合自己的疊構確認確切數值。

差分對佈線最佳實務

任何差分對的基本規則，都是讓兩條走線彼此靠近、保持平行及維持均勻間距。相關內容已在PCB差分對：最佳實務一文中作更詳細說明，因此本文只作簡短介紹。

圖3. PCB佈局工具中的蛇形等長調整：在較短走線上加入蛇形線，直到差分對兩條走線的長度符合目標範圍。

長度匹配是人們經常過度思考的部分。兩條走線需要多接近，取決於實際速度，而不是某項固定規則。

對大多數LVDS設計而言，資料速率從數百Mbps到約1 Gbps，只要將兩條走線的長度差控制在5至10 mil以內便已足夠。不是每項設計都需要追求低於5 mil。

只有當實際長度差接近這個限制時，才需要加入稱為蛇形線的小型之字形等長調整。不要只因習慣而加入蛇形線。

應盡量避免在差分對上使用過孔。每個過孔都會形成輕微的阻抗突變，在高速訊號中，這種突變會使訊號變弱並增加雜訊。

如果無法避免過孔，例如差分對需要從連接器換層至內層，應將兩個訊號過孔放置在彼此鄰近的位置，並在旁邊加入接地過孔。

LVDS差分對應遠離其他高速訊號，尤其是時鐘訊號，並將每條走線合理地縮至最短。

整條路徑上的兩條走線間距也必須保持一致。如果差分對為了繞過障礙物而先收窄，通過後再重新拉開，就會產生兩個小型阻抗階躍，而不是平順的100 Ω傳輸線；每個階躍都會反射更多訊號。

LVDS的接地與參考平面

LVDS差分對下方具有完整且不中斷的接地平面，可讓回流訊號沿其正下方的乾淨短路徑流動。

圖4. 連續接地平面可讓LVDS回流電流保持在訊號正下方。平面缺口會迫使電流繞行，破壞阻抗並增加EMI。

為什麼跨越平面缺口會造成問題，以及這種做法如何損害訊號，已在其他指南中完整說明，因此本文不再重複。詳情請參閱USB 3.0差分訊號設計指南。

對LVDS而言，只要條件允許，差分對應佈置在接地平面上方，而不是電源平面上方。LVDS依靠兩條導線承受相同雜訊來消除干擾，而電源平面往往帶有更多自身雜訊。

如果差分對必須換層，應在訊號換層位置旁邊加入小型過孔，連接兩個接地平面，藉此縮短回流路徑。

差分對離開連接器或從一塊電路板跨接至另一塊電路板的位置，需要格外注意。安裝孔、禁止佈線區或連接器屏蔽殼最容易在這些位置中斷接地平面。靠近訊號接腳放置接地接腳，可為回流電流提供短路徑，避免電流被迫繞過缺口。

LVDS的PCB疊構設計

LVDS至少需要4層板。訊號走線可放置在頂層及底層，LVDS所在訊號層旁邊配置完整接地平面，剩餘一層則用於電源。

這能讓每個LVDS差分對旁邊都有乾淨的接地平面，有助於維持穩定阻抗並縮短回流路徑。

圖5. 建議的4層與6層疊構，兩種配置都讓LVDS佈線層緊鄰完整接地平面。

如果設計包含大量LVDS差分對、寬匯流排，或電路板同時具有需要獨立空間的高雜訊數位或RF區域，則可改用6層板。

訊號層與接地平面之間使用較薄的介電層，便可透過一般且容易製造的走線寬度達到100 Ω。介電層過厚會迫使走線變得更窄，較難維持一致的製造品質。

標準FR-4適用於大多數LVDS設計，因為相關資料速率通常不會高到使介電損耗成為真正問題。特殊低損耗層壓板應保留給遠高於數Gbps的鏈路，或同時承載RF訊號並需要更嚴格介電控制的電路板。

LVDS終端匹配與AC／DC耦合

同一塊電路板上的大多數LVDS鏈路都使用DC耦合，也就是在接收端直接跨接一顆100 Ω電阻。

AC耦合會在每條導線上加入一顆小型電容。這能阻隔兩端之間的直流電壓差，適用於兩端位於不同電路板、使用不同電源，或透過纜線連接的情況。

圖6. DC耦合LVDS終端與AC耦合終端的比較；AC耦合會在接收器100 Ω電阻之前，於每條線上加入串聯電容。

如果驅動器與接收器位於同一塊電路板並共用相同接地，DC耦合更加簡單，所需元件也更少。只有在需要中斷接地迴路、連接不共用電源的電路板，或鏈路需要經過纜線且兩端電位可能略有差異時，才應使用AC耦合。

以下是兩種方式的快速並列比較：

許多較新的LVDS晶片已內建終端電阻，請先查閱資料表。在內建電阻之外再加入外部電阻，會使阻抗偏離正確數值。

LVDS PCB設計範例

這個LVDS PCB範例將透過實際顯示介面設計，說明如何在實務中整合各項指南。設計目標是把LVDS鏈路從處理器佈線至連接LCD面板的板對板連接器。介面使用四組資料差分對及一組時鐘差分對，並以典型的顯示資料速率運作。

第一步是選擇4層疊構。這能在頂層訊號層正下方提供完整接地平面，而所有LVDS走線都會配置在頂層。4層板足以應付大多數顯示鏈路，而讓LVDS層緊鄰接地平面，可使阻抗控制更加直接。

所有五組差分對都在頂層以固定間距佈線。每組差分對的兩條走線彼此靠近，長度差控制在8 mil以內。由於路徑較短，且長度差維持在預算範圍內，因此不需要加入蛇形等長調整。設計完全避免使用過孔，所有差分對直接從處理器連接至連接器，不需換層。

LCD面板的接收器已內建100 Ω終端電阻，因此這塊電路板不需要外部電阻。這項資訊值得在設計初期確認：如果接收器未內建終端電阻，外部100 Ω電阻應跨接在接收端輸入接腳旁，而不是驅動器側的連接器。把電阻放在鏈路中間或驅動板連接器上，並不能正確終止傳輸線，只會形成支線並增加驅動器需要驅動的第二個負載。

LVDS走線下方的接地平面保持完全完整，沒有切口、開槽，也沒有任何會中斷回流路徑的銅箔區域。連接器在每個LVDS訊號接腳旁都設有接地接腳，為回流電流提供從處理器到面板的乾淨路徑。

整體佈線長度控制在50 mm以內。這個長度足以避免插入損耗成為問題，訊號抵達接收器時仍具有充足裕度。所有差分對均勻分隔，並與附近的時鐘線或電源走線保持額外間距。

採用這些設計後，鏈路在第一版電路板便通過時序與訊號完整性檢查，差分對不需要任何返工。這正是應在開始佈線前檢查阻抗及規劃疊構，而不是等電路板製造完成後才處理的原因。

應避免的常見LVDS佈局錯誤

LVDS PCB佈局常見問題

結論：LVDS PCB佈局指南

良好的LVDS PCB佈局可歸納為幾項簡單習慣：達到100 Ω、讓兩條走線保持等長且彼此靠近、在下方保留完整接地、選擇正確疊構，並只進行一次正確的終端匹配。這些工作單獨來看都不困難，真正的問題通常是在期限壓力下遺漏其中一步。從設計開始便遵循這些步驟，電路板便更有機會一次通過測試，同時降低雜訊並減少意外問題。

如果您正在設計LVDS電路板，並希望在送交製造之前由另一組專業人員協助檢查，JLCPCB PCB佈局服務可以在問題仍容易修正時，協助檢查疊構、佈線及阻抗。