晶圓級封裝 (WLP) 終極指南：製程、類型、優勢與應用

現代電子產品正碰上一個硬性限制：如果不重新思考晶片封裝方式，就無法持續縮小裝置尺寸。隨著 PCB 空間越來越緊湊、訊號速度越來越高，傳統封裝方式會帶來過大的尺寸、寄生損耗與效率問題。

晶圓級封裝（WLP）透過在晶圓切割前，直接在晶圓上形成互連結構來解決這個問題，省去基板並縮短訊號路徑。其結果是形成一種晶片尺寸級封裝，具備更高整合密度、更低寄生效應，以及更好的高頻性能，並廣泛用於智慧型手機、IoT 與車用系統。

在本指南中，你將了解 WLP 製程流程、主要類型（扇入型、扇出型、WLCSP）、優點與限制、實際工程應用案例，以及實用的 PCB 設計考量。

圖：晶圓切割前進行晶圓級封裝，與切割後才進行傳統封裝的比較

什麼是晶圓級封裝（WLP）？

晶圓級封裝（WLP）是一種半導體封裝製程，會在晶圓切割前的晶圓階段完成積體電路封裝，進而實現更小尺寸、更佳性能與更低成本。

不同於傳統方法會先切割晶圓，再封裝單顆晶粒，WLP 封裝省去傳統封裝材料與流程，並簡化製造流程。這種直接方式促成了晶圓級晶片尺寸封裝（WLCSP）的誕生，也就是最終封裝尺寸幾乎與裸晶本身相同。

圖：WLP 橫截面，顯示 RDL、UBM 與焊錫凸塊

晶圓級封裝：電氣性能特性

除了尺寸縮小之外，WLP 真正的價值在於其電氣行為。由於晶粒可不經中間打線或厚基板，直接連接到 PCB，因此具備獨特的 WLP 電氣性能特性，包括：

• 較低寄生電感（L）：改善高頻行為
• 較低電阻（R）：降低導通損耗
• 縮小迴路面積：降低 EMI 與振鈴

較短互連可降低迴路電感，改善阻抗控制並減少訊號振鈴。這使 WLP 對高頻 RF 前端、5G 毫米波元件與高速數位收發器而言非常重要。

晶圓級封裝 vs 傳統封裝：主要差異

比較晶圓級封裝與傳統封裝時，最根本的差異在於作業順序。傳統封裝依賴打線接合或導線架，會大幅增加體積佔用。

相較之下，WLP 省去這些中間結構，使互連長度相較打線接合縮短約 30–60%，這會直接轉化為更快的訊號傳播。

晶圓級封裝製程流程

晶圓級封裝製程流程是一套複雜的光刻、沉積與蝕刻序列。以下拆解關鍵步驟。

圖：從凸塊製作到晶圓切割的晶圓級封裝逐步製程流程

晶圓製造（FEOL／BEOL 背景）

這是基礎步驟，會在空白矽晶圓上完成主動電晶體（FEOL）與內部金屬佈線（BEOL）。

重佈線層（RDL）形成

重佈線層（RDL）會將晶粒周邊 I/O 焊墊重新導向為面陣列。這涉及精密光刻遮罩與銅電鍍，以形成微小導電線路。先進 RDL 製程會使用半加成銅電鍍，可達 sub-5 µm 線寬／線距解析度，並需要嚴格的光刻對位公差。

鈍化與保護

為保護精細銅線路，會在晶圓上旋塗一層聚醯亞胺介電層。這可提供必要的電氣隔離，並緩衝機械應力。聚醯亞胺厚度與固化條件會直接影響應力分布與長期可靠度。

凸塊下金屬層（UBM）

在施加焊錫之前，會先沉積 UBM 層，常見方式包括濺鍍與電鍍。這些附著層與阻障層可防止焊錫擴散到銅 RDL 中。若 UBM 設計不當，可能導致金屬間化合物成長，並使焊點過早失效。

焊錫凸塊製作

接著，通常會將 SnAgCu（SAC）焊錫合金微凸塊沉積到 UBM 上。這些凸塊會形成最終 PCB 組裝所需的實體與電氣連接。凸塊製作可依 pitch 與產量需求，採用電鍍或鋼網印刷方式完成。

晶圓薄化

會透過背面研磨降低晶圓整體 Z 軸高度。晶圓薄化是超薄行動電子產品中的關鍵步驟。過度薄化會增加晶圓脆弱度，並提高後續製程中的搬運風險。

晶圓切割

在最後階段，晶圓會進行單顆化，以產出個別晶片尺寸封裝。若在此階段前導入任何 RDL 缺陷，都會直接影響總良率，因此必須使用高等級無塵室環境，才能維持嚴格製造條件。機械或雷射切割必須盡量降低邊緣崩角，避免裂紋擴展到主動晶粒區域。

晶圓級封裝類型

隨著裝置複雜度提升，不同幾何架構也逐漸發展出來，以因應不同輸入／輸出（I/O）密度需求。

扇入型晶圓級封裝（FI-WLP／Fan-In WLCSP）

在扇入型晶圓級封裝中，所有 RDL 線路與焊錫凸塊都被限制在矽晶粒本身的佔位範圍內。由於凸塊不能超出晶粒面積，因此 fan-in WLCSP 通常僅適用於 I/O 需求有限的晶片。

晶圓級晶片尺寸封裝（WLCSP）

標準 WLCSP 封裝是最純粹的扇入型技術。其尺寸等同晶粒，使其成為行動 IC 與電源管理晶片的主流選擇。

扇出型晶圓級封裝（FO-WLP／FOWLP）

當晶片所需連接數量超過其表面面積可容納範圍時，工程師會轉向扇出型晶圓級封裝（FOWLP）。在此架構中，已切割的晶粒會被嵌入人工環氧模封材料中。RDL 會延伸超出原本晶粒，進入這個模封區域，進而形成更大的凸塊陣列。TSMC 與 ASE Group 等產業大廠已率先發展高密度 FOWLP，以支援現代智慧型手機處理器。

3D 晶圓級封裝

3D 晶圓級封裝會使用矽穿孔（TSV）垂直堆疊多個主動矽晶粒。這項技術可大幅縮短記憶體與處理器之間的距離，以實現極高頻寬。

晶圓級封裝比較

圖：扇入型、扇出型與 3D 晶圓級封裝架構的差異

晶圓級封裝使用的材料與技術

WLP 的可靠度完全仰賴晶圓級封裝材料的精準選擇。

主要材料之一是感光型聚醯亞胺，由於其理想介電常數（約 3.0–3.5）與熱穩定性，常用於鈍化層。導電路徑則使用 RDL 銅，典型厚度範圍為 5 至 20 µm。

UBM 層通常由堅固的多金屬堆疊組成，例如 TiW/Cu/Ni/Au（鈦鎢阻障層、銅種子層、鎳阻障層、金抗氧化保護層）。此處的一項關鍵工程限制，是管理矽晶粒、焊錫合金與最終 PCB 之間的熱膨脹係數（CTE）不匹配。

晶圓級封裝的主要優點

晶圓級封裝的核心優勢，直接對應現代硬體設計中最迫切的限制。

晶圓級封裝的挑戰與限制

• 翹曲（CTE 不匹配）：由嚴重熱膨脹差異造成，例如矽約 2.6 ppm/°C，而標準 PCB FR4 約 15 ppm/°C。
• 角落焊點疲勞：由於距離中性點（DNP）最遠，焊點會承受最高機械應變。
• 良率敏感度：由於封裝本身直接作為互連結構，如果貼裝時單一焊錫凸塊失效，整個元件通常就會被報廢。

何時不建議使用晶圓級封裝

工程設計中很重要的一點，是知道各種取捨。一般不建議在以下情況使用 WLP：

• 高功率應用：散熱能力有限
• 大型晶粒：DNP 應力增加
• 低量生產：成本效益不佳

成本分析：晶圓級封裝是否更便宜？

評估晶圓級封裝成本時，需要區分初始資本支出與大量生產的單位價格。先進 RDL 光刻與晶圓凸塊製作所需設備資本密集度高。

標準 WLP 成本拆解包括：

• 光罩成本（NRE）：精密光刻光罩的前期成本極高。
• RDL 成本：會隨層數與更嚴格線寬／線距解析度需求而線性增加。
• 良率損失影響：封裝缺陷會直接降低可用已知良好晶粒（KGD）的最終產出。

然而，由於封裝會在整片晶圓上同時進行，這種規模經濟通常會在產量超過 100 萬至 200 萬顆時，跨越相較標準 BGA 的成本效益門檻，實際門檻取決於製程節點，使 WLP 對大量市場硬體而言大幅更便宜。

圖：顯示 WLP 成本效益隨生產量提升而改善的圖表

晶圓級封裝的可靠度與測試

為確保 WLP 可靠度，晶片上市前必須進行嚴格的機械與熱驗證。晶圓廠會使用嚴格的 JEDEC 測試標準來測試這些元件。常見評估包括：

• 溫度循環：在 -40°C 至 +125°C 之間快速切換，以誘發並量測關鍵角落錫球上與 CTE 相關的應力裂紋。
• 跌落測試：進行機械評估，確保脆弱微凸塊能承受消費性環境中的跌落。
• 濕氣敏感等級（MSL）：測試以確保內部聚合物層在迴焊前不會吸收環境濕氣。

晶圓級封裝的應用

晶圓級封裝廣泛用於小型化、高頻性能與整合密度至關重要的場景。

智慧型手機與穿戴式裝置

為什麼使用 WLP：超小佔位面積、低寄生效應、薄型外形

影響：高密度 PCB 佈局、高效率電源傳輸、改善 RF 性能

常用於 PMIC、RF 前端模組與感測器介面。

MEMS 感測器

為什麼使用 WLP：晶圓級，常見為近似氣密密封，並可批次封裝

影響：一致的腔體條件、更佳感測器精度、更低成本

常見於加速度計與陀螺儀。

車用電子

為什麼使用 WLP：尺寸精巧、高頻訊號完整性

影響：改善雷達性能、縮小模組尺寸

注意：需要底部填充與強健的 PCB 設計以確保可靠度

IoT 裝置

為什麼使用 WLP：最小佔位面積、低寄生損耗、成本效益

影響：實現小型、低功耗無線模組與感測節點

圖：WLP 在智慧型手機、車用感測器、IoT 裝置與 MEMS 中的應用

晶圓級封裝的實際應用案例

在真實硬體設計中，選擇晶圓級封裝不是只看應用類別，而是取決於特定電氣、機械與製造限制。

超細間距 PCB 整合（WLCSP）

在小型設計中，工程師處理 sub-0.4 mm pitch 元件時，常會面臨走線限制。

問題：高密度 I/O 陣列下方的 PCB 走線通道有限

WLP 角色：直接晶粒尺寸封裝可將佔位面積最小化，但會迫使採用 HDI 走線

工程影響：

• 需要微導通孔與焊墊內導通孔結構
• 增加 PCB 層數與製造複雜度
• 要求嚴格的防焊與鋼網控制

Apple Inc. 等公司在精巧行動設計中，已廣泛將其用於 PMIC 與 RF 模組。

電源傳輸網路（PDN）與 RF 最佳化

現代晶片在高速切換時，需要穩定且低阻抗的電源傳輸。

問題：寄生電感造成電壓下陷與雜訊

WLP 角色：短互連路徑降低感性迴路

工程影響：

• 改善暫態響應
• 降低 IR drop
• 提升晶粒附近的去耦效果

Qualcomm 等公司已在行動 SoC 生態系中廣泛採用，尤其是在 5G RF 前端模組中。

板級可靠度（BLR）挑戰

在實際部署中，機械應力會成為主導失效因素。

問題：矽與 PCB 之間的 CTE 不匹配，在溫度循環中造成應力

WLP 角色：直接焊錫連接會提高對應力的敏感度

工程影響：

• 角落錫球疲勞（高 DNP 效應）
• 嚴苛環境中需要底部填充
• 需要嚴格選擇 PCB 材料

WLP 可改善性能，但也會收緊可靠度裕度。

無基板異質整合（FOWLP）

先進設計越來越常將多個晶粒整合到單一封裝中。

問題：傳統基板會增加厚度、成本與寄生效應

WLP 角色：扇出型架構可在沒有有機基板的情況下完成重佈線

工程影響：

• 封裝更薄
• 互連密度更高
• 支援 chiplet 風格整合

常見於 TSMC 等公司的先進封裝流程。

晶圓級封裝 vs 其他先進封裝

WLP vs BGA

在檢視各種 BGA 封裝類型時，球柵陣列（BGA）會使用層壓基板將 I/O 扇出到更寬的 pitch，通常為 0.8–1.2 mm。雖然這可放寬 PCB 走線限制並降低對複雜微導通孔的需求，但也會顯著增加體積佔用，並透過基板線路引入寄生電感；這與 WLP 的超低高度、直接貼裝特性不同。

WLP vs 覆晶

比較晶圓級封裝與覆晶（FCBGA）時，可以看到兩者在結構上的根本差異。雖然兩者都使用微焊錫凸塊，但覆晶會將晶粒安裝到有機中介層或基板上，再將其連接到 PCB。WLP 則完全省去這個基板，直接將裸晶安裝到主 PCB 上。

WLP 沒有基板，因此可大幅縮短訊號路徑，取得更好的高頻性能；但也需要嚴格的板級底部填充，以緩解矽與 FR4 板之間極大的 CTE 不匹配。

WLP vs 系統級封裝（SiP）

系統級封裝（SiP）會將多個不同的主動與被動元件，例如邏輯、記憶體與 RF 前端，整合到一個使用複雜內部基板的模封模組中。相反地，標準 WLCSP 通常僅限於單一單晶粒封裝。

雖然先進扇出型 WLP（FOWLP）正透過異質 chiplet 整合逐漸模糊這些界線，但目前 SiP 在混合不同矽製程節點方面，仍提供更成熟且熱設計容忍度更高的生態系。

圖：比較 WLCSP 與標準 BGA、覆晶和系統級封裝（SiP）架構

從晶圓級封裝到 PCB 組裝：銜接晶片設計與製造

PCB 設計影響與 SMT 挑戰

導入 WLCSP PCB 設計技術會大幅影響你的疊構。若要從緊密凸塊陣列中引出走線，幾乎一定需要具有微導通孔的高密度互連（HDI）PCB。

在 SMT 組裝期間，要形成完美焊點相當困難，需要嚴格控制迴焊曲線，以避免脆弱矽晶片裂開。

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工程師使用晶圓級封裝時的設計考量

由於晶圓級封裝沒有保護性基板，因此設計時必須仔細關注 PCB 佈局、散熱路徑與訊號行為。

• 封裝設計：細間距通常為 0.3–0.5 mm，要求精準焊墊幾何形狀與嚴格公差。對位或防焊定義錯誤，很容易造成短路或開路。
• 熱管理：由於 WLP 缺少散熱基板，熱量必須透過 PCB 散出。這需要完整接地平面、散熱導通孔與最佳化銅箔分布。
• 訊號完整性：短互連可改善性能，但阻抗控制會變得非常關鍵，尤其是直接在晶粒下方走線的高速與 RF 訊號。
• 板級可靠度（BLR）：矽與 PCB 之間的 CTE 不匹配會引入機械應力。適當的焊墊設計、必要時使用底部填充，以及材料選擇，對防止焊點疲勞至關重要。
• 組裝限制：需要精準鋼網設計、受控迴焊曲線與精密元件貼裝，才能確保形成可靠焊點。

WLP 設計不只是佈局問題，而需要系統層級方法，在電氣性能、機械可靠度與可製造性之間取得平衡。

晶圓級封裝（WLP）的 PCB 設計規則

焊墊 pitch：通常為 0.3–0.5 mm；逃逸走線通常需要搭配微導通孔的 HDI 疊構。

焊墊類型（NSMD vs SMD）：建議優先使用 NSMD（非防焊定義）焊墊，以獲得更好的焊錫潤濕與疲勞壽命；防焊開窗應略大於銅箔。

防焊間隙：使用約 50 µm 擴張量，實際需依製程而定，以避免防焊侵入並確保焊點一致。

焊墊內導通孔（VIPPO）：常用於逃逸走線；導通孔應填孔並平坦化，以避免焊錫虹吸與空洞。

線寬與線距：遵循製造商限制，例如緊密扇出時 ≤75–100 µm 線寬／線距；高速網路需維持受控阻抗。

鋼網設計：最佳化開口尺寸／縮減量，通常為 10–20%，以控制錫膏量並降低細間距橋接。

銅平衡：在元件下方維持均勻銅分布，以降低迴焊期間的翹曲。

底部填充（如有需要）：對嚴苛環境應用，可施加底部填充來提升板級可靠度，並降低 CTE 引發的應力。

貼裝精度：由於焊墊尺寸小且自對位餘裕有限，因此需要嚴格的取放貼裝公差。

遵循這些規則，可確保高密度 WLP 設計中的焊點可靠、走線可控，並維持一致良率。

圖：用於緊密 0.3mm pitch WLCSP 佈局的焊墊內微導通孔技術

晶圓級封裝的未來趨勢

晶圓級封裝技術正在快速演進，以支援先進半導體系統中更高整合度、更佳性能與持續小型化需求。

扇出型成長（FOWLP）：

扇出型晶圓級封裝的採用率持續提高，可在不使用基板的情況下達到更高 I/O 密度，實現更薄且更高效率的封裝。

Chiplet 整合：

多晶粒架構正逐漸成為主流，透過在單一封裝中互連較小晶粒，以改善良率與可擴展性。

異質整合：

將邏輯、記憶體、RF 與類比元件整合到同一封裝中，以最佳化系統層級性能並降低延遲。

進階 RDL 微縮：

RDL 線寬／線距持續縮小至 sub-5 µm，以支援更高走線密度與更佳電氣性能。

AI 與高效能運算（HPC）：

AI 加速器與 HPC 系統需求成長，正推動 WLP 朝更高頻寬與更緊密整合發展。

Intel 等公司也正積極發展先進封裝策略，運用這些趨勢克服傳統微縮限制。

晶圓級封裝常見問題

結論

理解晶圓級封裝的細節已不再是選修題。隨著裝置要求在更小外形尺寸中提供更高性能，WLP 正好銜接矽晶限制與消費者期待之間的落差。硬體設計師只要掌握從 HDI 走線到 DNP 意識等工程限制，就能結合這項先進技術與成熟製造生態系，打造未來電子產品。