理解去耦電容的頻率響應

最初發布於 Jan 20, 2026, 更新於 Jan 20, 2026

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去耦電容就像 IC 電源接腳上的迷你「避震器」或本地儲水池。它們用來隔離直流電源中的高頻交流雜訊，並在暫態時提供即時電流。當發生暫態切換時，電壓瞬間下降導致電流不足，而這段缺口必須由遠離 IC 的電源來補充；但 IC 與電源之間的電阻路徑會讓頻率響應變差，因此要把去耦電容盡量靠近 IC 擺放。

簡單來說，它們為快速突波提供一條低阻抗的接地路徑，在晶片突然需要電流時穩住電壓。把它們想像成微型電池，直接在微控制器或 FPGA 的門口供電，而不是大老遠從電源輸入端拉電流過來。

|Z| 對頻率圖告訴我們什麼：

從這些課程可知，目標是在整個頻段內獲得平滑的低阻抗曲線。阻抗對頻率圖就是工程師的地圖：波谷（|Z| 低處）代表去耦有效，波峰則是麻煩點。波谷來自電容極點，頻率升高後，電路的零點因寄生電感而開始作用。

去耦電容的諧振峰：

諧振頻率公式為 ω₀ = 1/√(L·C)。低於 f₀ 時電容能有效把雜訊短路到地；高於 f₀ 後，其寄生電感（ESL）使它呈現電感特性，阻抗再次上升。實際上每顆電容都有 ESR（等效串聯電阻）與 ESL。從頻率角度看，去耦電容理想上在高頻短路、直流開路。低於自諧頻時它「看起來」是純電容，阻抗為 1/(ωC)；高於該頻率則因引線電感而變成電感性，阻抗隨 ω 上升。

受 ESL 與 ESR 影響，|Z| 隨頻率的曲線會先以約 20 dB/decade 下降（電容區），到 ESR 決定的最低點後再上升（電感區）。簡言之，最低阻抗由 ESR 決定，高頻段上升則由 ESL 主導。因此設計者會選低 ESR 電容來壓低阻抗地板，但過低的 ESR 可能產生高 Q 值的尖銳諧振峰。

實務去耦指南：

通常需要並聯多種容值。大電容（電解、鉭或聚合物，如 10–100 µF）提供低頻暫態電荷池，小陶瓷電容（如 0.1 µF 或 0.01 µF）則負責極快雜訊。

例如建議在電源進板處放一顆 ~10 µF 的 bulk 電容，每顆 IC 旁再放本地去耦（~0.1–1 µF）。整體路徑上因本地與進板電容之間的電阻，總 ESR 會略為提高，使阻抗曲線在某段頻率內呈現平坦。降低 C 或 L 可提高自諧頻，因此使用小型多層 SMD 電容並縮短走線/過孔電感，能把 f₀ 推高並拓寬有效頻段。

去耦電容的佈線守則：

所有去耦電容應以極短走線或過孔直接接到低阻抗接地平面。知道為什麼嗎？因為低阻抗回流路徑能讓電流更快吸放，完全不會出現電感行為。銅箔迴圈越近越寬，ESL 就越低。例如把 0.1 µF 電容直接跨在 IC 的電源與接地腳（引線長度最小），效果遠勝拉長線到遠方電容。常見做法是多過孔並聯進一步降低電感，甚至有建議把電容 ESR 與 IC 阻抗匹配。

並聯多顆電容強化去耦：

多顆並聯不像電阻那樣簡單相加，其諧振會互相影響。常見策略是例如四顆 0.1 µF 並一顆 10 µF：10 µF 的自諧頻可能在數百 kHz，每顆 0.1 µF 則在數十 MHz，並聯後可產生兩個以上阻抗低點，把有效去耦頻段拉寬。若低於最低阻抗的峰值沒問題，但實務上也可能出現高達 150 Ω 的不希望阻抗峰；換句話說，重疊的低阻抗帶可能留下空窗。當一顆電容的電感與另一顆的電容共振，加上毫歐級 ESR，產生的尖峰可能損害 EMC 甚至電路穩定性。

如何降低多電容並聯的問題：

這些阻抗峰值可用阻尼手法壓低。若無電阻，諧振峰會呈現高 Q。實際上每顆電容的 ESR（及任何串聯電阻）決定該 RLC 支路的 Q 值。提高 ESR 可拓寬阻抗曲線並降低峰值，代價是整體阻抗地板抬高。因此有時在電容串聯電阻可有效抑制諧振峰。例如在大電容串 0.1–1 Ω，可把最低阻抗從 0.05 Ω 提高到 ~0.5 Ω，並把諧振「凹坑」抹平。模擬中，一顆 10 µF 超低 ESR 電容可能在 f₀ 急降到 ~0.05 Ω，加上 0.5 Ω 後就不再陷那麼深（消除「井」）。

有效的去耦策略：

使用電容堆疊（如 10–100 µF + 1–10 µF + 0.01–0.1 µF）覆蓋完整頻段。經驗法則：1–100 µF 對付低頻雜訊，0.01–0.1 µF 對付高頻雜訊。典型 MCU 電源腳可能並一顆 10 µF（或 4.7 µF）與四顆以上 0.1 µF 陶瓷，達到從數 kHz 到數百 MHz 的低阻抗。記住：bulk 電容放電源入口，小電容緊貼 IC 當本地儲池。設計者會讓各電容的自諧「凹陷」互相重疊，在元件暫態頻譜上形成寬廣的低 |Z| 區。

範例 1： 第一張圖顯示單一容值的頻率響應，第二張則加入阻尼，把諧振峰拉平。

範例 2： 如下所示，三種不同容值（1 µF、0.1 µF、0.01 µF）產生 3 個諧振與 2 個反諧振峰。為了拉平響應，串聯電阻被用來覆蓋高頻段。

範例 3： 這裡有 10 µF 與 0.1 µF 電容，可見串聯電阻如何將峰值抹平。

結論：

總之，良好的去耦就是在元件工作頻段內維持低阻抗。我們討論了多種容值組合，並以短而緊湊的佈局擺放，可在阻抗圖上產生多重重疊的諧振谷。必要時加入電阻阻尼或鐵氧體抹平峰值（這是另一個主題）。最終目標是獲得平坦的曲線與低 PDN 阻抗。透過分析頻率響應並應用上述策略，即可實現有效的去耦。