계층형 회로도 설계: 복잡한 PCB를 기능별로 구성하는 방법

계층형 회로도 설계의 기본 개념

계층형 회로도는 복잡한 전자 회로를 상위 기능 블록과 하위 시트로 구성하는 방식입니다. 여러 페이지에 회로를 평면적으로 나열하는 대신 기능 간 관계를 구조적으로 표현합니다. 고밀도 하드웨어의 연결을 관리하고 신호 연결 오류를 줄이며 다층 PCB 제작을 준비하는 데 도움이 됩니다.

계층형 회로도란?

계층형 회로도에서는 최상위 시트가 기능 블록도 역할을 합니다. 수백 개의 부품을 여러 페이지에 나열하는 평면형 구성과 달리 상위 시트와 하위 시트 사이에 부모-자식 관계가 있습니다. 상위 시트의 시트 심벌은 전원 관리, MCU, 오디오 DSP 같은 주요 하위 시스템을 나타내고 각 블록은 부품과 내부 배선이 담긴 하위 시트 파일에 연결됩니다.

상위와 하위 시트 사이의 신호는 명시적으로 정의한 계층 포트와 시트 핀을 통해 연결합니다. 복잡한 하위 회로를 하나의 기능 단위로 다루면 전체 맥락을 유지하면서 탐색, 검토, 유지보수를 진행할 수 있습니다. 두 구성의 차이는 다음과 같습니다.

복잡한 하드웨어에 계층 구조가 필요한 이유

고속 디지털 인터페이스와 다층 적층 구조를 사용하는 설계에서는 연결 관계를 관리하기가 점점 어려워집니다. 수백 개 이상의 부품을 전역 라벨 위주로 연결하면 의도하지 않은 넷 연결 위험이 커지고 시트 간 추적과 주요 신호 경로 파악도 번거로워집니다.

계층형 구성은 다음 네 가지 측면에서 이러한 문제를 줄이는 데 도움이 됩니다.

• 신호 범위 분리: 로컬 넷과 계층 포트를 적절히 설정해 하위 시트 내부 연결이 의도치 않게 다른 시트로 확장되는 것을 방지합니다.
• 초기 제약 조건 관리: PCIe, DDR 메모리, USB 3.0 인터페이스를 기능 모듈로 나누면 차동 쌍 매칭과 제어 임피던스 배선 규칙을 초기부터 관리하기 쉽습니다.
• 소프트웨어·하드웨어 공동 설계: 임베디드 소프트웨어 담당자가 상위 블록을 보고 MCU GPIO와 각 기능 시트의 관계를 파악할 수 있습니다.
• 설계 검토: 먼저 상위 시트에서 시스템 논리를 확인한 뒤 하위 시트의 부품 수준으로 내려가 검토 범위를 나눌 수 있습니다.

PCB 설계에서 계층형 회로도의 장점

계층형 구조는 모듈 재사용, 팀원의 병행 개발, 넷리스트 오류 감소에 도움이 됩니다. 설계 시간을 줄이고 시제품과 양산에서 반복되는 연결 오류를 예방하는 기반이 됩니다.

회로 재사용과 모듈화

다상 벅 컨버터, USB-C 인터페이스, 마이크로컨트롤러 주변 회로처럼 검증을 마친 기능을 하위 시트로 저장하면 다른 프로젝트에서 처음부터 다시 그리지 않고 활용할 수 있습니다.

검증된 풋프린트와 설계 규칙도 함께 관리하면 반복 작업과 DFM 오류를 줄이는 데 도움이 됩니다. 다만 회로도를 재사용한다고 새 기판에서의 레이아웃, 부하, 열, 인터페이스 조건까지 자동으로 검증되는 것은 아니므로 적용 환경을 다시 확인해야 합니다.

팀 협업과 병행 개발

여러 엔지니어가 같은 파일을 동시에 편집하면 버전 관리와 병합에서 충돌이 생길 수 있습니다. 기능별 하위 시트를 별도 파일로 나누면 각 파일의 변경을 독립적으로 관리하기 쉬워집니다. 평면형 다중 시트도 파일 분할이 가능하지만, 계층형 구조는 기능별 책임과 인터페이스를 더 명확히 드러냅니다.

예를 들어 다음과 같이 역할을 나눌 수 있습니다.

• RF·무선 담당: RF_FrontEnd.sch에서 Bluetooth/Wi-Fi 프런트엔드를 설계합니다.
• 전력전자 담당: Power_Supply.sch에서 스위칭 전원 회로를 설계합니다.
• 아날로그·센서 담당: Sensor_Array.sch에서 고정밀 신호 컨디셔닝 회로를 검토합니다.
• 시스템 설계 책임자: 표준화한 계층 포트로 하위 시트를 연결하고 프로젝트 수준의 ERC를 수행합니다.

작업 오류 감소와 디버깅

중복 넷 라벨, 연결되지 않은 입력, 의도하지 않은 단락은 기판 재제작의 원인이 됩니다. 계층형 회로도에서 로컬 범위를 올바르게 설정하면 외부로 전달할 신호만 계층 포트로 연결할 수 있습니다.

이렇게 연결 범위를 관리하면 시트 간 넷 충돌을 줄일 수 있습니다. 실제 기판을 처음 구동하는 과정에서 이상이 발생했을 때도 해당 기능 블록부터 추적할 수 있어 여러 페이지를 무작정 확인하는 일을 줄입니다.

계층형 회로도를 구성하는 4단계

상위 기능 블록을 정하고 포트의 전기적 유형과 넷 범위를 정의한 다음 PCB 레이아웃에 반영합니다. 논리 회로에서 실제 부품 배치와 넷리스트로 넘어가기 전에 연결 규칙을 일관되게 관리하는 것이 중요합니다.

1단계: 상위 블록도와 시트 심벌 구성

EasyEDA, Altium Designer, KiCad 등의 EDA 환경에서 최상위 시트를 만듭니다. 부품을 바로 배치하기보다 주요 하드웨어 하위 시스템을 나타내는 시트 심벌부터 구성합니다.

전원 입력은 왼쪽, 처리부는 가운데, 주변 인터페이스와 아날로그 출력은 오른쪽처럼 신호와 전력 흐름을 따라 배치합니다. 각 심벌은 대응하는 하위 시트 파일에 연결합니다.

2단계: 포트 연결과 계층 핀 정의

상위 시트에 블록을 만든 뒤 각 하위 시트에 계층 포트를 배치해 모듈로 들어오고 나가는 신호를 정의합니다. 이를 상위 시트의 심벌과 동기화해 대응하는 시트 핀을 만듭니다.

EDA의 연결 검사가 유효하게 동작하도록 전기적 유형을 지정합니다.

• 입력 포트: 제어 입력, 클록, 센서 피드백 신호에 사용합니다.
• 출력 포트: 출력 드라이버, 상태 표시 신호, 아날로그 출력에 사용합니다.
• 양방향 포트: I2C_SDA, CAN_H/CAN_L, 메모리 데이터선 등의 실제 동작과 트랜시버 구조에 맞춰 설정합니다.
• 전원 포트: +3V3, +5V, VBUS 같은 전원과 GND, AGND 같은 기준 넷을 나타냅니다.

정확한 핀 정의는 전기적 규칙 검사(ERC)가 미연결 넷, 유형 불일치, 구동되지 않는 입력을 찾는 데 도움이 됩니다. 검출 범위는 도구와 검사 설정에 따라 달라집니다.

3단계: 시트 간 넷 이름, 버스와 전원 연결 관리

로컬 넷은 해당 시트 안에서 사용하고, SPI_MOSI, UART_TX, I2C_SDA 같은 시트 간 신호는 정의한 계층 포트로 전달합니다. 다중 시트 설계에서는 이름뿐 아니라 넷의 범위가 중요합니다.

전원 분배는 회로의 민감도와 EDA 연결 규칙에 맞춰 선택합니다.

• 전역 전원 넷: 전역으로 설정한 GND나 +3V3는 여러 시트에 연결됩니다. 도면은 간결해지지만 디지털 전원과 민감한 아날로그 영역이 의도치 않게 합쳐지지 않도록 관리해야 합니다.
• 계층 포트로 전달하는 전원: AVCC_3V3나 AGND 등을 시트 포트로 명시적으로 연결하면 연결 지점을 관리하기 쉽습니다. 필요에 따라 페라이트 비드나 지정한 접지 연결점을 설계할 수 있습니다. 포트만으로 전기적 절연이 보장되지는 않으며 전역 라벨과 실제 배선을 함께 확인해야 합니다.

4단계: 시트 구조를 PCB 부품 배치에 반영

ERC를 통과하면 회로도 연결 정보를 PCB 편집기로 전달합니다. EDA 도구가 지원하는 경우 시트 구조를 레이아웃의 룸(Room)이나 부품 그룹에 대응시킬 수 있습니다.

하위 시트별로 관련 부품을 묶으면 초기 배치가 쉬워집니다. 고속 신호, 디커플링 커패시터, ESD 보호 소자는 대응하는 IC와 인터페이스의 배치 요구에 맞게 가까이 놓고 주요 버스 배선 전에 리턴 경로와 신호 무결성을 검토합니다.

계층형 설계의 흔한 실수와 예방 방법

주요 오류는 넷 범위 설정, 참조 번호 재부여, 넷리스트 검증에서 발생합니다. 초기에 확인하면 제조 지연과 조립 재작업, 기판 폐기를 줄일 수 있습니다.

전역 넷과 로컬 넷의 혼동

같은 이름을 여러 시트에서 사용하면서 모두 로컬이라고 가정하면 문제가 될 수 있습니다. 실제 연결은 라벨 종류와 프로젝트의 넷 식별 범위 설정에 따라 결정됩니다. 의도치 않은 전역 연결은 단락을 만들 수 있습니다.

프로젝트 전체에서 전역, 계층 간, 시트 내부 연결을 구분하는 일관된 명명 및 범위 규칙을 적용합니다. 사용하는 EDA의 연결 규칙도 함께 확인해야 합니다.

BOM 생성 시 참조 번호 중복

오디오 드라이버의 동일한 4개 채널처럼 하위 시트를 반복 사용하면 내부의 R1, C1, U1 등이 BOM에서 중복될 수 있습니다.

다중 시트 자동 주석 및 참조 번호 부여 규칙을 설정합니다. R_Sheet1_1 같은 형식이나 시트 1에 R100대, 시트 2에 R200대, 시트 3에 R300대처럼 별도 번호 범위를 사용할 수 있습니다. 최종 BOM과 부품 위치 파일에서 참조 번호가 일치하는지도 확인합니다.

PCB 주문 전 DFM 및 넷리스트 확인

회로도가 시각적으로 올바르게 보여도 실제 연결 데이터에는 끊어진 넷이 있을 수 있습니다. Gerber 또는 ODB++ 파일을 생성하기 전에 연결을 검증해야 합니다.

제조 자료를 제출하기 전에 다음 항목을 확인합니다.

• ERC 실행: 오류 0건, 검토하지 않은 경고 0건을 목표로 미연결 핀과 구동되지 않는 넷을 확인합니다.
• IPC-D-356 넷리스트 출력: 회로도와 동기화한 PCB 레이아웃에서 전기 검사 정보를 출력합니다. 회로도만으로 실제 패드 좌표를 포함한 제조용 데이터를 완성할 수는 없습니다.
• Gerber 연결 대조: 해당 기능을 지원하는 DFM 도구로 Gerber 동박에서 추출한 연결과 IPC-D-356 정보를 비교합니다.
• 다중 시트 BOM 검사: 반복 채널의 부품마다 고유 참조 번호와 제조사 부품 번호(MPN)가 있는지 확인합니다.

계층형 회로도에서 JLCPCB 제조로 연결하기

계층형 회로도의 논리 연결을 실제 하드웨어로 구현하려면 PCB 레이아웃과 제조·조립 파일로 변환해야 합니다. EasyEDA 연계와 제조 전 데이터 검토를 활용하면 회로 설계에서 PCB 제작 및 조립까지의 흐름을 관리할 수 있습니다.

EasyEDA와 주요 CAD 도구의 제조 데이터 연계

EasyEDA에서는 다중 시트 설계와 PCB 레이아웃을 진행한 뒤 JLCPCB 주문 기능으로 제조 자료를 전달할 수 있습니다. 부품 참조 번호, BOM, 연결 정보가 최종 레이아웃과 일치하는지 확인해야 합니다.

Altium Designer, KiCad, OrCAD도 표준 제조 자료를 출력해 사용할 수 있습니다. 계층형 프로젝트에서 생성한 IPC-D-356 등 추가 검사 자료는 제조사의 제출 방식과 지원 범위를 확인해 전달합니다.

주문 전 넷리스트 및 DFM 확인

제조를 고려한 설계(DFM) 검토에서는 선폭, 간격, 홀 종횡비, 동박 분포와 적층 균형 등을 제조 한계와 대조합니다. 자동 검사가 지원하는 항목을 확인하고 검출되지 않는 설계 의도와 회로 동작은 별도로 검토해야 합니다.

고밀도·다층 PCB의 시제품 제작

고밀도 계층형 설계를 다층 PCB로 구현하려면 선택한 소재와 미세 가공 조건을 확인해야 합니다. JLCPCB의 2~32층 제작 범위, 고Tg FR-4, 제어 임피던스 공차 ±10%, 무전해 니켈/치환 금 도금(ENIG) 같은 옵션은 기판 구성과 주문 조건에 맞춰 적용합니다.

PCB 제조와 SMT 조립을 함께 주문할 때는 최종 BOM과 CPL(부품 위치 파일)을 제출합니다. 계층형 회로도에서 생성한 부품 정보가 실제 레이아웃 및 조립 자료와 일치하는지 확인하면 수작업 입력 오류를 줄이는 데 도움이 됩니다. 실제 조립 일정은 자재 확보와 선택한 서비스 조건에 따라 확인해야 합니다.

위 비교값을 모든 적층과 동박 두께에 공통으로 적용해서는 안 됩니다. 미세 선폭의 적용 영역, 드릴 가공, 비아 충진, 표면 처리의 실제 조합은 주문 시 제조 가능 사양을 확인해야 합니다.

계층형 회로도 관련 자주 묻는 질문

마무리

계층형 회로도는 복잡한 PCB를 재사용하고 검토하기 쉬운 기능 단위로 정리합니다. 상위 블록과 하위 시트를 연결하고 넷 범위, 참조 번호, 제조 자료를 일관되게 관리하면 협업과 디버깅이 수월해집니다. EasyEDA 연계와 DFM 검토를 활용하되 회로도와 PCB, BOM, CPL의 최종 일치 여부를 확인하는 과정은 반드시 유지해야 합니다.

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