PoP 封裝（封裝疊封裝）詳解：架構、組裝與 SMT 挑戰

最初發布於 Feb 20, 2026, 更新於 Feb 20, 2026

1 分鐘

在微型化的競賽中，將更強大的處理能力塞進更小的空間，是 PCB 設計者終極的挑戰。

層疊封裝（PoP）技術透過垂直整合邏輯與記憶體來回應這項需求，已成為現代行動處理器的標準。然而，這種 3D 架構需要超越標準製程的先進 SMT 組裝能力。JLCPCB 專精於高精度製造，能駕馭這些複雜的堆疊結構。

本指南涵蓋 PoP 封裝的運作原理、關鍵優勢、常見組裝挑戰與重要設計考量——協助您快速判斷何時該為應用選擇 PoP 封裝。

什麼是 PoP 封裝（Package on Package）？

層疊封裝（PoP）是一種垂直電路整合方法，將兩個或多個已分別測試的封裝上下堆疊。不同於系統級封裝（SiP）常將多顆晶片置於單一外殼內，PoP 通常是將記憶體封裝直接疊在邏輯封裝（CPU 或應用處理器）上方。

為何使用層疊封裝（PoP）？高密度電子的關鍵優勢

為何要費心堆疊 BGA？高速數位設計的優勢不言而喻。

1. PoP 封裝的訊號完整性優勢

在高速 DDR 記憶體介面中，走線長度就是敵人。長走線會引入電感、電容與訊號反射。將記憶體直接疊在 CPU 上方，可把訊號路徑從公分縮短到毫米，創造更乾淨的電氣環境，實現 LPDDR4 與 LPDDR5 所需的更高時脈速度。

2. PoP 組裝中的 Known Good Die（KGD）優勢

這是關鍵的商業優勢。在 SiP 方案中，多顆晶片一起封裝，若其中一顆失效，整個昂貴模組就報廢。PoP 技術中，邏輯與記憶體封裝分別測試、封裝與燒機，只將「已知良好」的記憶體疊到「已知良好」的邏輯上，最終良率顯著提升。

3. PoP 封裝的供應鏈與記憶體採購彈性

因記憶體與邏輯分離，OEM 可在不需重新設計邏輯晶片或主機板的前提下，從不同供應商（Samsung、Micron、Hynix）採購記憶體，只要頂部介面標準相容即可。

PoP 封裝結構：邏輯與記憶體堆疊說明

要了解 SMT 挑戰，必先理解其物理結構：

1. 底部封裝（邏輯）：內含應用處理器，底部有高密度 BGA 與主機板連接，頂面則有焊墊供記憶體封裝堆疊。

2. 頂部封裝（記憶體）：通常為 DRAM 或快閃記憶體，透過第二組焊球與邏輯封裝頂部焊墊相連。

3. 介面：訊號垂直穿越堆疊，大幅縮短處理器與記憶體間的距離。

PoP package structure

PoP 封裝結構顯示邏輯與記憶體堆疊整合。

PoP 封裝架構類型：標準 PoP vs TMV PoP

隨著接腳數增加、裝置變薄，「標準」PoP 架構遭遇限制，因而催生 Through Mold Via (TMV) 技術。

1. 標準 PoP 封裝（周邊焊球堆疊）

傳統做法中，頂部記憶體封裝直接置於底部邏輯封裝的塑封蓋上，電氣連接透過底部封裝周邊的焊球完成。

● 限制：底部封裝必須明顯大於頂部封裝，以容納周邊焊球，這限制了底部封裝內可放的晶片尺寸。當間距縮至 0.5 mm 以下時，此方法易短路。

2. Through Mold Via (TMV) PoP 封裝

為解決間距與翹曲問題，業界轉向 TMV。

● 機制：不在邊緣放焊球，而是在底部封裝的塑封體中（雷射或模塑）鑽出導通孔。

● 技術優勢：允許頂部封裝的焊球部分沉入底部封裝的塑封體內，提供更穩固的機械結構，並在相同封裝面積內容納更大的邏輯晶片。TMV 對現代高密度 PoP 封裝至關重要。

Standard PoP vs Through Mold Via TMV architecture

標準 PoP 與 Through Mold Via TMV 架構於高密度 SMT 組裝之比較。

PoP 封裝的關鍵 SMT 組裝挑戰

PoP 解決了設計問題，卻為 SMT 組裝帶來重大挑戰。此處正是標準組裝廠與 JLCPCB 等先進業者的差距所在。

PoP 封裝翹曲（「香蕉效應」）與共面度問題

PoP 組裝的大敵是翹曲。我們面對的是矽晶片、有機基板與塑封材料，彼此的熱膨脹係數（CTE）各異。

● 失效模式：回流焊升溫時，封裝膨脹，底部封裝可能凹翹（「微笑」）或凸翹（「皺眉」）。若翹曲超過焊球共面度容限（通常 <80 µm），連接將失效。

● 枕頭效應（HiP）：焊球已熔化，但封裝翹起遠離焊墊，形成枕頭狀接觸，僅機械接觸而無冶金鍵合，造成難以偵錯的間歇性失效。

Head-in-Pillow (HiP) BGA defect

PoP 組裝中因翹曲導致的枕頭效應 BGA 缺陷。

PoP 封裝組裝的回流曲線挑戰

焊接 PoP 堆疊需要精準的熱曲線。

● 挑戰：必須提供足夠熱量熔化頂部封裝的焊點（其位置較高且受隔熱），同時不能過熱底部封裝或下方 PCB 元件。

● 解方：需具備多段加熱區與嚴格氮氣控制的回流爐，以避免在這些較長的熱循環中氧化。

PoP 封裝的底部填充需求與機械可靠度

手機經常掉落，PoP 堆疊的焊點硬且脆。為通過跌落測試，通常需在元件與 PCB 間（有時也在兩封裝間）注入毛細底部填充。此環氧樹脂可分散機械應力，防止焊點龜裂。

先進 SMT 製程如何降低 PoP 組裝風險

設計複雜的 PoP 板？別讓組裝缺陷毀了原型。JLCPCB SMT 採用先進氮氣回流曲線與 3D 自動光學檢測（AOI），降低枕頭效應等缺陷。

探索 JLCPCB SMT 能力

注意：以下 DFA 準則對 PCB 設計者與硬體工程師至關重要，可確保 PoP 組裝良率與可靠度。

PoP 封裝的組裝設計（DFA）準則

為確保您的PoP 封裝在JLCPCB PCBA產線順利生產，請遵循以下設計規範：

1. PoP 封裝焊墊設計：建議使用 NSMD

BGA 焊墊建議採用非防焊層限定（NSMD），而非防焊層限定（SMD）。NSMD 焊墊提供更大表面積供焊球抓附（抓住銅墊側壁），可提升疲勞壽命並降低應力集中。

Non-Solder Mask Defined (NSMD) vs Solder Mask Defined (SMD) pad

NSMD 與 SMD 焊墊幾何形狀對 BGA 可靠度之比較。

2. PoP SMT 組裝的鋼板開口設計

錫膏量至關重要。

● 錫膏過多：造成細間距焊球橋接。

● 錫膏過少：造成開路或「飢餓」焊點。PoP 組裝必須使用高品質雷射切割電拋光鋼板，確保錫膏一致脫模。

3. PoP 組裝的貼裝精度與壓力控制

PoP 需高階貼片機，貼裝壓力須精準控制。壓力過大可能壓裂底部封裝內的薄矽晶片；壓力過小則可能在回流前移位。

特徵	PoP（層疊封裝）	SiP（系統級封裝）	SoC（單晶片系統）
整合方式	垂直（封裝層級）	水平/垂直（模組）	矽晶片（晶片層級）
彈性	高（記憶體可混搭）	中等	低（固定）
主要挑戰	翹曲與回流高度	RF 干擾與屏蔽	設計成本與良率
可維修性	中等（可重工頂部封裝）	低（更換整模組）	無（更換晶片）

結論

層疊封裝（PoP）技術是現代高密度電子的關鍵之一，在效能、尺寸與供應鏈彈性間提供絕佳平衡。然而，它並非易於掌控的技術，從設計到製造都需嚴格遵守熱管理、翹曲控制與 DFA 規範。

對工程師而言，PoP 設計的成敗繫於製造商的能力；品質上，從裸板的精準阻抗控制到組裝時的細膩回流曲線管理，皆不容妥協。

對複雜 PoP 設計來說，組裝能力往往是成功與否的決定因素。準備好實現您的高密度設計了嗎？無論使用標準 BGA 或探索先進堆疊，JLCPCB 都能提供工業級製造，讓您的專案獲得應有的嚴謹品質。

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常見問題

Q1：PoP 若不填底部填充膠會如何？

就電氣觀點底部填充並非必需，但對行動裝置通過跌落測試幾乎不可或缺，可為脆性焊點提供機械保護。固定式工業應用或許可用角部或邊緣加固，但完整底部填充對脆弱焊點的機械保護最佳。

Q2：PoP 堆疊中底部封裝失效怎麼辦？

PoP 堆疊重工極為困難。若頂部記憶體封裝失效，可用專業 BGA 重工站移除並更換；若底部邏輯封裝失效，通常需將整個堆疊拆下並重新植球或更換，因熱循環可能已損傷 PCB 焊墊。

Q3：PoP 與 2.5D 封裝有何不同？

PoP 使用標準有機基板與焊球垂直堆疊封裝（3D）。2.5D 技術則利用矽中介層將晶片並排，並以極細 TSV（矽穿孔）連接。PoP 對行動消費性電子更具成本效益，2.5D 則因製造成本高，多用於超高性能運算（HPC）。

Q4：PoP 封裝是否會帶來散熱問題？

是的，熱耦合確實是問題。上層記憶體晶片可能成為熱絕緣體，使下方邏輯處理器的熱難以散出。工程師須設計最有效率的散熱路徑，例如在底部基板內設置散熱孔，或在記憶體封裝頂部加散熱片，將熱量從堆疊中導出。

Q5：為何 PoP 組裝對濕氣敏感？

PoP 封裝極薄，易吸濕。若濕氣在回流快速加熱時被困於塑封體內，會膨脹成水蒸氣，導致「爆米花」效應（分層）或內部龜裂。與標準元件不同，PoP 需嚴格的烘烤與乾燥包裝處理（通常為 MSL 3 或更高等級），以避免災難性失效。