ESP32 핀 배치 참고: 사용 가능한 GPIO와 주의할 핀안정적인 기가비트 PCB 설계를 위한 RGMII 배선 가이드

핵심 요점

• RGMII는 신호 12개를 사용하는 단일 종단 소스 동기식 병렬 인터페이스입니다. TX와 RX는 서로 독립된 타이밍 그룹입니다.
• TXD[3:0]과 TX_CTL의 길이는 TXC에 맞추고, RXD[3:0]과 RX_CTL의 길이는 RXC에 맞추십시오. TX와 RX 사이의 길이는 맞출 필요가 없습니다.
• 클록과 데이터 사이의 전체 스큐 예산을 방향별로 따로 산정하십시오. PCB에서 필요한 지연을 모두 넣었다면 칩 내부 지연이 중복 적용되지 않도록 확인하십시오.
• 50 Ω ±10%, 길이 편차 20 mil, 배선 길이 한도 6인치는 TI의 레이아웃 권장값입니다. RGMII 규격이 모든 설계에 요구하는 조건은 아닙니다.
• 비아를 최소화하고 연속된 기준면을 유지하십시오. 직렬 종단이 필요하다면 실제 드라이버 임피던스와 신호 무결성 모델을 바탕으로 저항값을 선택하십시오.

들어가며

시험대에서는 안정적으로 보였던 기가비트 링크도 기판의 온도가 오르거나 두 번째 생산 로트로 넘어가면 프레임 손실을 일으킬 수 있습니다. 이런 현상은 MAC과 PHY 사이의 타이밍 여유가 부족할 때 흔히 나타납니다. 이 가이드에서 다루는 디지털 인터페이스 배선 항목은 다음과 같습니다: 신호 그룹, 클록 지연, 임피던스, 종단, 리턴 경로. PHY에서 커넥터까지 이어지는 별도의 채널은 이더넷 PCB 레이아웃 가이드를 참고하십시오.

RGMII는 소스 동기식 클록의 상승 에지와 하강 에지에서 각각 데이터 네 비트를 전송해 핀 수를 줄입니다. 1 Gb/s에서는 올바른 핀끼리 연결하는 것만으로 충분하지 않습니다. 배선의 전파 지연, 입출력 스큐, 클록 듀티 사이클, 각 소자에 설정한 지연이 모두 같은 타이밍 예산에 영향을 줍니다. 설계의 목표는 불필요한 스텁, 기준면의 단절, 누화를 줄이면서 수신기가 데이터 유효 구간의 중앙 부근에서 신호를 샘플링하도록 하는 것입니다.

각 배선 기준의 출처를 구분해야 합니다. 아래 값에는 인터페이스의 타이밍 규격에 명시된 값, 제조사가 권장하는 값, 선택한 MAC과 PHY 및 PCB 적층 구조에 따라 계산해야 하는 값이 섞여 있습니다. 이를 구분하면 특정 제품군에서 안전한 기준을 모든 설계에 적용하는 실수를 피할 수 있습니다.

RGMII 규격 개요: 신호와 타이밍

RGMII 규격은 클록의 양쪽 에지에 데이터와 제어 신호를 다중화해 GMII보다 핀 수를 줄입니다. 제조사 문서에 따르면 인터페이스 신호 12개는 양방향을 한꺼번에 길이 정합하는 대신 두 개의 독립된 소스 동기식 그룹으로 나뉩니다.[1] (TI, TI TIDU832A/B 참조 설계)

신호 그룹과 양쪽 에지 샘플링

MAC은 송신 그룹을 구동합니다: TXC, TXD[3:0], TX_CTL. PHY는 수신 그룹을 구동합니다: RXC, RXD[3:0], RX_CTL. 각 방향에는 자체 클록과 데이터 배선 네 개, 제어 배선 한 개가 있습니다. 따라서 배선 12개를 한꺼번에 정합할 공통 클록은 없습니다.

1000 Mb/s에서 TXC와 RXC는 125 MHz로 동작합니다. 8 ns 주기 동안 각 에지에서 한 번씩 전송하며, 한 옥텟의 하위 네 비트와 상위 네 비트를 연속된 에지에 나누어 보냅니다. TX_CTL과 RX_CTL도 에지별로 다른 값을 전달합니다: 상승 에지에는 데이터 유효 신호가, 하강 에지에는 데이터 유효 신호와 오류 신호를 배타적 논리합한 값이 실립니다. 따라서 하강 에지의 값을 오류 비트로 그대로 읽으면 잘못 해석하게 됩니다.

클록은 100 Mb/s에서 25 MHz, 10 Mb/s에서 2.5 MHz로 낮아집니다. 10/100 모드에서는 소자가 하강 에지에 같은 데이터를 반복해 보낼 수 있으므로, 단순히 한쪽 에지만 사용하는 일반 버스로 바뀌는 것은 아닙니다.[2] (TI, TI DP83867IR/CR 데이터시트) 따라서 100 Mb/s에서 링크가 정상이어도 기가비트 타이밍이 충분하다고 볼 수는 없습니다.

TI의 RGMII v2.0 요약 자료에는 송신기 출력 스큐가 -500~+500 ps, 수신기 입력 스큐가 1.0~2.6 ns이며 공칭값은 1.8 ns로 제시되어 있습니다. 최소 셋업 및 홀드 시간도 한쪽에서 1.2 ns, 다른 쪽에서 1.0 ns로 제시됩니다.[3] (TI, TI SNLA243 응용 자료) 이 수치는 타이밍 예산을 산정할 때 쓰는 송수신단 조건입니다. 500 ps를 곧바로 모든 설계에 적용할 배선 길이 허용 오차로 환산해서는 안 됩니다.

그림 1. MAC은 TXC, TXD[3:0], TX_CTL을 구동하고, PHY는 RXC, RXD[3:0], RX_CTL을 구동합니다. 각 방향은 독립된 소스 동기식 그룹입니다.

RGMII v1.3과 v2.0 비교: 클록 지연 방식

수신기의 샘플링 에지가 데이터가 안정된 구간에 들어가려면 클록과 데이터 사이에 스큐가 필요합니다. RGMII v1.3은 이 지연을 내부에서 제공하지 않으므로, 두 방향에 각각 약 1.5~2.0 ns를 추가해야 합니다. 보통 PCB의 클록 배선에서 지연을 만듭니다. RGMII v2.0에서는 TX와 RX에 내부 지연을 설정할 수 있습니다.[4] (마이크로칩, 마이크로칩 지원 문서) 버전이 다른 소자를 함께 쓰더라도 송신기부터 수신기까지 전체 타이밍 예산을 산정해야 합니다.

지연은 송신기, 수신기 또는 PCB에서 추가할 수 있습니다. MAC에서 PHY로 전송하는 방향은 MAC 출력 타이밍, PCB 스큐, PHY 입력 지연을 합산하고, 반대 방향은 MAC과 PHY의 역할을 바꾸어 계산하십시오. 이름이 “RGMII-ID”인 모드라고 해서 전기적 동작이 모두 같다고 가정해서는 안 됩니다.

같은 지연을 두 곳에서 추가할 때 문제가 생깁니다. PCB 배선에서 2 ns를 지연시키고 칩 내부에서 2 ns를 더 지연시키면 샘플링 시점이 데이터 유효 구간을 지나갈 수 있습니다. 양쪽 모두에서 지연을 생략하면 셋업 시간이 부족할 수 있습니다. 두 소자의 데이터시트, 스트랩 핀, 지연 레지스터, 펌웨어 또는 디바이스 트리 설정을 확인하고 TX와 RX의 지연을 어디에서 구현하는지 따로 기록하십시오.

DP83867은 소자별로 확인해야 하는 이유를 보여 줍니다: 송신과 수신의 타이밍을 독립적으로 설정할 수 있고, 타이밍 이동 모드의 스큐를 0.25 ns 단위로 조정할 수 있습니다. 이런 기능은 회로도와 레지스터 설정, 레이아웃에 같은 지연 계획을 적용해야 효과가 있습니다.

RGMII와 SGMII 비교: MAC과 PHY 사이의 인터페이스 선택

RGMII와 SGMII는 서로 다른 물리 구조로 기판에서 MAC과 PHY를 연결합니다. RGMII는 단일 종단 배선 12개를 사용하며, 두 방향에서 각각 클록을 함께 전달합니다. 직렬화·역직렬화 회로(SERDES)가 필요 없지만 핀을 더 많이 쓰며, 두 병렬 그룹의 타이밍을 각각 맞춰야 합니다.

SGMII는 링크를 직렬화합니다. 일반적인 구성에서는 TX 차동 쌍 한 개와 RX 차동 쌍 한 개를 사용하고, 직렬 PMA를 1.25 Gbaud로 동작시키며, 데이터에서 클록을 복구합니다. MAC과 PHY에는 서로 호환되는 SERDES 블록과 적절한 기준 클록이 필요합니다.[5] (NXP, NXP AN3869 응용 자료) 핀 수가 줄고, 사용 소자의 SERDES 채널 예산이 허용한다면 병렬 RGMII보다 기판에서 더 긴 거리를 배선할 수 있습니다. 레인 구성, 결합 방식, 기준 클록의 세부 조건은 소자마다 다릅니다.

전자파 간섭(EMI)은 신호 방식만으로 비교하기 어렵습니다. 차동 쌍의 형상과 기준 경로를 잘 제어하면 차동 신호의 리턴 전류를 좁은 영역에 유지하기 쉽습니다. 그러나 차동 쌍의 균형, 리턴 경로 또는 커넥터 전환부가 좋지 않으면 1.25 Gbaud 신호의 에지에서도 전자파가 방사될 수 있습니다. RGMII는 여러 단일 종단 신호가 동시에 전환되지만, 배선이 짧고 기준면이 잘 유지된다면 충분히 적합합니다. 소비 전력도 실제 입출력 회로에 따라 달라집니다: RGMII는 SERDES에 전력을 쓰지 않는 반면, SGMII는 시스템 온 칩(SoC)이나 스위치에서 이미 동작 중인 SERDES 블록을 재사용할 수 있습니다.

두 소자가 직접 지원하고, 배선 거리가 짧고, 사용할 핀이 충분하며, 병렬 타이밍 예산을 맞출 수 있다면 RGMII를 선택하십시오. 핀 밀도, 배치 거리, 기존 SERDES 구조 때문에 직렬 링크가 더 구현하기 쉽다면 SGMII를 선택하십시오. 어느 인터페이스가 유리한지는 설계 조건에 따라 달라지므로, 회로도를 확정하기 전에 MAC과 PHY에서 지원하는 모드를 확인하십시오. SGMII 차동 쌍의 구체적인 배선 방법은 이 글에서 다루지 않습니다.

그림 2. RGMII는 두 개의 병렬 소스 동기식 그룹을 사용합니다. SGMII는 보통 TX 차동 쌍 한 개와 RX 차동 쌍 한 개를 사용하며 SERDES에서 클록을 복구합니다.

PCB 설계를 위한 RGMII 배선 가이드

임피던스를 제어하고, 방향별 신호 그룹을 나누고, 클록 지연을 구현할 위치를 정하고, 층 전환을 관리하면 RGMII의 타이밍 여유를 확보할 수 있습니다.

그림 3. TX와 RX를 별도의 길이 정합 그룹으로 나누고, 필요한 직렬 저항은 해당 드라이버 가까이에 배치합니다. 리턴 경로는 끊기지 않도록 유지합니다.

임피던스와 종단

TI SNLA387은 클록과 제어 신호를 포함한 MII 계열 배선에 단일 종단 임피던스 50 Ω ±10%를 권장합니다.[6] (TI, TI SNLA387 응용 자료) 이는 제조사의 권장값입니다. 모든 MAC과 PHY에서 정확히 50 Ω일 때 최적의 종단이 된다는 규격 조항은 아닙니다. 선택한 소자의 입출력 사양과 PCB 제조사의 적층 구조를 바탕으로 배선 형상을 계산하십시오.

기준면이 끊기지 않도록 하십시오. 배선이 기준면의 분할부를 가로지르면 리턴 전류가 빈 구간을 우회해 루프 면적이 커지고 해당 구간의 임피던스가 달라집니다. 같은 선폭이라도 마이크로스트립과 스트립라인의 임피던스는 다르므로, 층을 바꿀 때는 필요에 따라 배선 형상을 조정하십시오.

직렬 종단 저항값은 드라이버의 출력 임피던스에 따라 정합니다. 외부 저항값은 대략 목표 전송선 임피던스에서 드라이버의 출력 임피던스를 뺀 값이며, 패키지와 부하의 영향도 고려해야 합니다.[7] (마이크로칩, 마이크로칩 VPPD-01173 가이드) 다른 회로에서 흔히 쓰는 22 Ω이나 33 Ω을 일괄 적용하기보다 데이터시트나 IBIS 모델을 확인하십시오.

저항의 위치는 신호 방향에 따라 정합니다: TX 저항은 MAC 가까이, RX 저항은 PHY 가까이에 배치하십시오. 핀에서 저항까지의 배선은 짧게 유지하십시오. 일부 PHY는 이미 출력 임피던스를 약 50 Ω으로 보정합니다. 마이크로칩의 VSC8211 가이드에 따르면 해당 출력은 50 Ω 전송선에서 외부 직렬 저항이 필요하지 않지만, 출력 임피던스가 낮은 MAC에는 MAC 가까이에 저항이 필요할 수 있습니다. 따라서 각 드라이버를 따로 검토해야 합니다. 실제 적층 구조에서 목표 임피던스를 만족하는 선폭을 확인하려면 제이엘씨피씨비 임피던스 계산기를 이용하십시오.

길이 정합과 그룹 설정

레이아웃 도구에서 제약 조건 그룹을 두 개 만드십시오:

• TX 그룹: MAC이 구동하는 TXC, TXD[3:0], TX_CTL.
• RX 그룹: PHY가 구동하는 RXC, RXD[3:0], RX_CTL.

같은 방향의 데이터와 제어 신호를 해당 클록에 맞추십시오. TX와 RX는 신호원과 클록이 다르고 내부 지연도 서로 다른 경우가 많으므로, 그룹 간 길이를 맞출 필요는 없습니다.

TI SNLA387은 배선 길이를 6인치 미만으로 유지하고, 1 Gb/s에서는 20 mil, 10/100 Mb/s에서는 50 mil 이내로 길이를 맞추며, 비아와 스텁을 줄이도록 권장합니다. 이 수치는 보수적인 검토 기준입니다. 모든 RGMII 설계에 적용되는 규격 한도가 아니므로, 실제로 사용할 소자의 타이밍 표를 우선하십시오.

실제 설계 제약은 타이밍 예산에서 도출하십시오. 개념적으로는 다음과 같이 나타낼 수 있습니다:

PCB 스큐 허용량 = 사용 가능한 반주기 구간 - 송신기 타이밍 불확실성 - 수신기 셋업·홀드 시간 - 클록 불확실성 - 내부 지연 편차 - 설계 여유

셋업과 홀드 각각에서 계산한 결과 중 더 작은 값이 한도를 결정합니다. 그때 남은 시간만 실제 배선의 단위 길이당 전파 지연을 이용해 길이로 환산하십시오. TI의 방법은 내부 지연 편차, 송신기 스큐, 입출력 스큐, PCB 스큐를 뺀 뒤, 남은 여유를 수신기의 요구 조건과 비교합니다.

일반적인 기판 배선에서 20 mil의 길이 차이가 만드는 지연은 몇 피코초에 불과하므로, 나노초 단위로 의도적으로 넣는 클록 지연과 구분해야 합니다. 길이 정합은 그룹 내부에 남는 스큐를 줄이고, 클록 지연은 샘플링 에지를 옮깁니다. 레이아웃 도구에서 어떤 배선끼리 비교할지는 선택한 지연 방식에 따라 결정하십시오.

필요한 곳에서만 길이를 조정하십시오. 평행 구간끼리 결합하기 쉬운 촘촘한 지그재그 대신, 간격을 넉넉하고 일정하게 둔 미앤더 배선을 사용하십시오. 길이 보고서의 수치만 맞추려고 비아를 추가하지 마십시오. 전기적 특성이 다른 층에서 설계 도구에 표시되는 길이를 똑같이 맞추는 것보다, 배선의 전기적 특성을 비슷하게 유지하는 편이 중요합니다.

클록 지연과 스큐 제어

회로도 검토 단계에서 지연 방식을 결정하십시오. 방향별로 송신기, 수신기, 지연을 구현할 위치, 설정값 또는 설정 범위, 허용되는 PCB 길이 편차를 기록하십시오. 이 표에 맞춰 배선하면 PCB에 이미 반영한 지연이 펌웨어에서 중복 적용되는 일을 막을 수 있습니다.

PCB 배선으로 스큐를 만들 때는 일반적인 mil당 피코초 값을 그대로 쓰지 말고 필요한 추가 길이를 계산하십시오:

추가 배선 길이 = 필요한 지연 / 단위 길이당 전파 지연

실제 적층 구조를 해석해 얻은 전파 지연을 사용하십시오. 예를 들어 160 ps/in이라면 1.8 ns의 지연에 필요한 추가 길이는 1800 ps / 160 ps/in = 11.25 in입니다. 1.5~2.0 ns에는 약 9.4~12.5인치가 필요합니다.

이 정도로 긴 미앤더 배선은 면적을 차지하고 같은 배선의 인접 구간끼리 결합할 수 있으므로, 내부 지연을 사용하면 유리합니다. 소자가 클록과 데이터 중 어느 쪽을 지연시키는지, 어느 방향에 적용되는지, 허용 오차와 리셋 시 동작은 어떤지 확인하십시오. DP83867은 방향별로 독립된 타이밍 이동 모드를 지원하지만, 다른 PHY에서는 지원하지 않을 수 있습니다.

TXC와 RXC는 따로 계획하십시오. TXC는 MAC이 구동하는 TX 데이터와 함께 전달되고, RXC는 PHY가 구동하는 RX 데이터와 함께 전달됩니다. 전체 타이밍 예산을 충족한다면 어느 방향에서든 송신단, 수신단 또는 기판에서 지연을 추가할 수 있습니다.

첫 시제품에서는 링크가 연결되는지만 확인하지 마십시오. 지연 레지스터와 소프트웨어 모드의 실제 설정을 확인하고, 속도를 1000 Mb/s와 100 Mb/s로 각각 강제해 시험하십시오. CRC 오류와 프레임 카운터를 확인하고, 예상 동작 전압과 온도의 극한 조건에서도 시험을 반복하십시오. 100 Mb/s는 정상인데 1 Gb/s에서 오류가 나면 RGMII 타이밍 문제일 가능성이 있습니다. 특정 배선을 원인으로 지목하기 전에 접근할 수 있는 지점에서 클록과 데이터를 측정하십시오.

그림 4. 클록과 데이터 사이의 전체 스큐 예산을 방향별로 산정합니다. 주된 지연을 배선으로 구현한다면 실제 적층 구조에 맞춰 길이를 계산하고, 칩 내부에서 같은 수준의 지연이 중복 적용되지 않도록 합니다.

비아와 배선 간격

신호 비아는 불연속점을 만들고 리턴 경로를 복잡하게 하므로 층 전환을 최소화하십시오. NXP의 이더넷 레이아웃 가이드는 관통 비아가 스텁으로 작용할 수 있으므로 층 전환을 줄이도록 권장합니다. TI 역시 MII 계열 배선에서 비아와 스텁을 최소화하라고 권장합니다.[8] (NXP, NXP AN13335 응용 자료) 층 전환이 불가피하고 전환한 신호층이 다른 접지면을 기준으로 삼는다면, 전환부 가까이에 접지 리턴 비아를 배치하십시오. 기준면이 전원면에서 접지면으로 바뀌거나 그 반대인 경우에는 두 기준면을 연결할 수 없는 접지 비아 대신 리턴 경로용 스티칭 커패시터가 필요할 수 있습니다.

신호 그룹의 배선이 기준면 분할부를 가로지르지 않도록 하십시오. TX 묶음과 RX 묶음은 각각 구분되게 배선하고, 두 묶음 모두 스위칭 노드와 수정 발진자, 길게 평행하게 이어지는 메모리 배선에서 떨어뜨리십시오. 목표는 수신기 핀에서 임피던스를 일정하게 유지하고 결합 잡음을 줄이는 것입니다. 배선의 모양을 가지런히 만드는 것 자체가 목적은 아닙니다.

배선 간격도 길이 기준과 마찬가지로 출처를 구분해야 합니다. NXP는 인접한 xMII 신호 사이를 최소 선폭 한 개만큼 띄우고, 누화가 우려될 때는 기판 유전체 높이의 두 배를 기준으로 간격을 정하도록 권장합니다. TI SNLA387의 최소 3W, 권장 5W는 MII 배선 주변에서 같은 층의 접지 구리를 비워 두는 간격입니다. 모든 RGMII 신호 배선 사이에 3W를 적용하라는 뜻이 아닙니다. 제조사의 기준을 출발점으로 삼고 실제 적층 구조와 평행 배선 길이를 확인하십시오. 촘촘한 BGA 인출 구간을 벗어나면 간격을 넓히고, 길고 촘촘한 미앤더 배선을 피하십시오.

디지털 RGMII 배선은 PHY의 MDI 및 아날로그 영역 밖에 배치하십시오. 여기서 트랜스포머나 커넥터 설계를 다루지는 않지만, 고속 디지털 버스와 매체 쪽의 민감한 회로는 물리적으로 분리해야 합니다.

RGMII 레이아웃 점검표

회로도 확정 시점, 배선 제약 조건 입력 후, 최종 제조용 설계 데이터 검토 단계에서 이 점검표를 사용하십시오. 각 항목은 설계 데이터, 소자 문서, 펌웨어 설정 가운데 해당하는 자료를 근거로 확인할 수 있어야 합니다.

RGMII 배선 관련 자주 묻는 질문

RGMII의 클록 주파수는 얼마인가요?

1000 Mb/s에서 TXC와 RXC는 125 MHz로 동작하며 클록의 양쪽 에지에서 데이터를 전송합니다. 100 Mb/s와 10 Mb/s의 클록은 각각 25 MHz와 2.5 MHz입니다. 기가비트 클록을 250 MHz로 부르면 안 됩니다. 두 배가 되는 것은 전송 횟수이며, 기본 클록 주파수는 그대로입니다.

RGMII 배선 길이는 얼마나 정밀하게 맞춰야 하나요?

MAC과 PHY의 타이밍 표를 확인하지 않고는 모든 설계에 적용할 값을 정할 수 없습니다. TI SNLA387은 그룹 내 길이 편차를 1 Gb/s에서 20 mil, 10/100 Mb/s에서 50 mil 이내로 맞추고, 배선 길이는 6인치 미만으로 유지하도록 권장합니다. 소자별 타이밍 예산에서 다른 한도가 나온다면 그 값을 적용하고, 그렇지 않다면 제조사의 권장값을 기준으로 삼으십시오. TX와 RX 사이의 길이는 맞추지 마십시오.

RGMII 배선에 직렬 저항이 필요한가요?

회로에 따라 다릅니다. 칩 내부 종단이나 설정 가능한 구동 강도를 고려해 드라이버의 출력 임피던스와 에지 전환 속도가 배선에 적합한지 확인하십시오. 외부 소스 종단 저항이 필요하면 드라이버 가까이에 배치하십시오: TX는 MAC 가까이, RX는 PHY 가까이입니다.

어떤 경우에 RGMII 대신 SGMII를 써야 하나요?

핀 밀도, 소자 간 배치 거리, 기존 SERDES 구조에서 얻는 이점이 직렬 링크의 소비 전력과 설정 부담보다 크다면 일반적으로 SGMII가 유리합니다. 두 소자에서 호환되는 타이밍 제어 기능을 지원하고 MAC과 PHY를 짧은 거리에서 직접 연결한다면 RGMII도 적합합니다.

RGMII 배선 정리

RGMII를 배선할 때는 길이 권장값을 가져다 쓰기 전에 소스 동기식 구조부터 파악하십시오. TX와 RX는 별도 그룹으로 유지하고, 임피던스와 길이 정합 기준은 이를 제시한 제조사와 함께 기록하십시오. 방향별로 클록 지연을 어디서 구현할지 결정한 뒤 회로도, PCB 제약 조건, 스트랩 설정, 소프트웨어에 같은 결정을 반영하십시오.

길이 보고서에서 20 mil 기준을 만족해도 지연이 두 번 적용되거나, 리턴 경로의 기준면이 끊기거나, 종단 저항이 수신단에 있으면 동작에 문제가 생길 수 있습니다. 반대로 타이밍 예산을 충분히 검토했다면 불필요한 길이 조정은 필요 없습니다. 클록의 기준 경로를 연속적으로 유지하고, 그룹별 잔여 스큐를 제어하며, 첫 시제품에서 설정한 타이밍을 검증하십시오.

출시 전에는 매체 쪽 채널도 별도로 검토해야 합니다. 전체 레이아웃을 외부에서 검토받고 싶다면, 이 글에서 설명한 소자별 타이밍 설계를 유지하면서 전문 PCB 레이아웃 서비스를 이용하실 수 있습니다.

참고 자료:

[1] TI TIDU832A/B 참조 설계 — EMI/EMC 요건을 충족하는 산업용 온도 범위의 듀얼 포트 기가비트 이더넷 참조 설계

[2] TI DP83867IR/CR 데이터시트 — DP83867IR/CR 데이터시트

[3] TI SNLA243 응용 자료 — RGMII 인터페이스 타이밍 예산

[4] 마이크로칩 지원 문서 — RGMII v1.3/2.0 타이밍 설명

[5] NXP AN3869 응용 자료 — PowerQUICC III에서 SGMII 인터페이스 구현

[6] TI SNLA387 응용 자료 — 이더넷 PHY PCB 설계 및 레이아웃 점검표

[7] 마이크로칩 VPPD-01173 가이드 — PCB 설계 및 레이아웃 가이드

[8] NXP AN13335 응용 자료 — 차량용 이더넷 PCB 설계 지침