이더넷 PCB 배선 가이드: MAC, PHY, RJ45

들어가며

짧은 테스트 케이블에서는 정상으로 보이는 기가비트 링크도 실제 제품용 케이블을 연결하면 패킷이 손실되거나, 전자파 방사가 심해지거나, 리셋이 발생할 수 있습니다. 첫 기판을 제작하기 전에 이더넷 PCB 배선을 검토하면 이런 위험을 줄일 수 있습니다. 문제가 생기기 쉬운 경로는 짧습니다: PHY 핀, 균형을 맞춘 MDI 차동 쌍, 절연 마그네틱스, 케이블 쪽 종단, 섀시 연결부, RJ45가 차례로 이어집니다.

차동 임피던스를 유지하면서 공통 모드 변환, 리턴 경로, 누화, 서지 전류가 흐르는 경로의 형상을 제어해야 합니다. 이 요소들은 서로 영향을 줍니다. 접지 동박 영역을 옮기면 임피던스가 달라질 수 있고, 비아를 추가하면 차동 쌍의 균형이 깨질 수 있습니다. 배선이 기준면 분할부를 가로지르면 차동 전류가 더 큰 방사 루프를 형성할 수 있습니다.

이 가이드에서는 PHY부터 RJ45까지의 채널을 다룹니다. MAC과 PHY 사이의 디지털 인터페이스는 맥락을 설명하는 데만 언급하며, 클록과 스큐 관련 배선 규칙은 별도의 가이드에서 다룹니다.

이더넷 회로의 기본 구성: MAC, PHY, 마그네틱스

이더넷 회로는 기판에서 세 가지 기능 영역으로 나뉩니다: MAC, PHY, 케이블 인터페이스입니다. MAC은 시스템 프로세서와 프레임을 주고받습니다. PHY는 디지털 트래픽을 물리 매체에서 사용하는 신호로 변환합니다. 마그네틱스와 RJ45는 그 신호를 케이블에 전달하면서 기판의 전자회로를 외부 네트워크로부터 분리합니다.

그림 1. MAC에서 RJ45까지의 신호 경로. 이 가이드는 PHY와 커넥터 사이의 채널에 초점을 맞춥니다.

MAC에서 PHY까지: 디지털 인터페이스

MAC은 흔히 프로세서에 내장되며 이더넷 프레임을 처리합니다. PHY는 케이블 신호를 송신하고 수신 신호를 복원합니다. MII, RMII, RGMII는 MAC과 PHY를 연결하는 병렬 인터페이스이며, 지원 여부는 속도와 소자에 따라 달라집니다.[1] (텍사스 인스트루먼트, 이더넷 설계 간소화, 제1부: 이더넷 PHY의 기본과 선택 절차) 이 인터페이스의 배선은 별도의 RGMII 배선 가이드에서 다룹니다. 이 글에서 다루는 MDI 차동 쌍은 케이블의 아날로그 신호를 전달합니다.

마그네틱스와 절연: 트랜스포머의 역할

이더넷 마그네틱스는 기판과 케이블 사이의 전기적 경계를 형성합니다. PHY 제조사가 승인한 모듈은 흔히 1:1 절연 트랜스포머와 공통 모드 필터를 결합합니다. 트랜스포머는 갈바닉 절연과 균형 잡힌 신호 결합을 제공하고, 공통 모드 초크는 케이블로 방출되거나 수신기로 유입될 수 있는 잡음을 줄입니다.[2] (마이크로칩 테크놀로지, 마그네틱스 가이드) IEEE의 절연 성능 요건은 충족해야 하지만, 규격에서 하나의 마그네틱스 회로 구성을 지정하지는 않습니다. 다른 기판의 일반 회로도를 복사하기보다 PHY 참조 설계와 마그네틱스 데이터시트에서 부품 선정을 시작하십시오.

케이블 쪽의 센터 탭이나 미사용 차동 쌍의 노드에는 공통 모드 에너지를 흡수하는 밥 스미스 종단을 적용할 수 있습니다. 흔히 75 Ω 저항을 사용하고 그 공통 노드를 커패시터를 통해 섀시에 교류 결합하지만, 이 저항값과 연결 방식이 모든 설계에 맞는 것은 아닙니다. PoE를 적용하면 종단 구성이 달라집니다. 한 제조사 가이드에서는 섀시에 연결하는 고전압 커패시터를 밥 스미스 종단 저항망 자체와 구분합니다.[3] (텍사스 인스트루먼트, AN-1469 PHYTER 설계 및 레이아웃 가이드) 부품값이나 네트 이름을 확정하기 전에 사용할 PHY, 마그네틱스, 커넥터 및 PoE 구성을 확인하십시오.

기가비트 이더넷 PCB 레이아웃 가이드: 부품 배치와 적층 구조

부품을 어떻게 배치하느냐에 따라 배선이 쉬워지기도 하고 모든 차동 쌍에서 타협이 필요해지기도 합니다. 기판 가장자리에서 안쪽으로 부품을 배치한 뒤, 짧은 채널이 안정적인 전자기 환경을 갖도록 적층 구조를 정하십시오.

그림 2. 이더넷 채널을 짧게 유지하고 스위칭 잡음원과 분리하는 부품 배치.

부품 배치 순서: RJ45, 마그네틱스, PHY, MAC

케이블이 기판 위를 가로지르지 않고 들어올 수 있는 위치에 RJ45를 놓으십시오. 별도 실장형 마그네틱스는 바로 뒤에 두고, PHY는 MDI 핀이 마그네틱스를 향하도록 배치하십시오. TI의 점검표는 각 MDI 배선의 길이를 2인치 미만으로 권장합니다.[4] (텍사스 인스트루먼트, 이더넷 PHY PCB 설계 및 레이아웃 점검표) 이는 제조사의 PCB 배선 권장값이며, 이더넷 케이블의 최대 길이나 IEEE 채널 한도가 아닙니다. 다른 집적회로를 피해 4인치나 우회해야 한다면 부품 배치부터 바꿔야 합니다. 미앤더 배선으로 해결할 수 있는 문제가 아닙니다.

마그네틱스 내장형 잭은 부품 수를 줄이고, 마그네틱스와 커넥터 사이에서 기판에 노출되는 케이블 쪽 배선을 없앱니다. 별도 실장형 마그네틱스는 절연 경계의 형상을 더 자유롭게 설계할 수 있고 ESD 보호 영역을 분리하기도 쉬울 수 있습니다. 어느 쪽이 적합한지는 절연 정격, 공통 모드 제거 성능, 센터 탭 구성, PoE 지원 여부, PHY 제조사의 승인 부품을 비교해 판단하십시오.

수정 발진자, RBIAS 저항, 디커플링 커패시터를 해당 핀 가까이에 배치할 수 있도록 PHY의 방향을 정하십시오. TI는 발진기와 RBIAS 부품을 PHY 가까이에 놓고, 디커플링 위치는 소자 데이터시트에 따라 확인하라고 권장합니다. 스위칭 노드, 인덕터, 고속 클록, 모터 상 배선, 대전류 펄스 경로를 PHY 쪽 MDI 배선과 케이블 쪽 동박 모두에서 떨어뜨리십시오.

이더넷용 적층 구조와 접지면

신호층 / 접지층 / (전원층 또는 접지층) / 신호층으로 구성한 4층 적층 구조를 기본으로 삼을 수 있습니다. 최상층의 MDI 차동 쌍이 가까운 연속 기준면을 참조할 수 있기 때문입니다. TI와 마이크로칩은 각 가이드에서 다루는 소자군에 4층 기판을 권장하지만, 이는 설계 지침이며 IEEE 요구 사항은 아닙니다.[5] (마이크로칩 테크놀로지, 기가비트 이더넷 설계 가이드) PHY 제조사가 허용하고 목표 임피던스와 전자파 적합성(EMC)을 충족함을 입증할 수 있다면 2층으로도 구현할 수 있습니다. 다만 배선과 리턴 전류 경로에 대한 설계 여유는 줄어듭니다.

MDI 배선 아래의 기준면은 부품 주변에 의도적으로 마련한 동박 금지 영역을 제외하고 연속적이어야 합니다. 기준면이 갈라지면 변위 전류가 더 긴 경로로 우회해 루프가 커지고 외부 간섭에 취약해지며 방사도 증가합니다. 차동 쌍의 층을 바꿀 때는 두 배선의 전환 구조를 대칭으로 유지하고, 적층 구조가 허용하는 곳에 접지 리턴 비아를 가까이 배치하십시오. 비아를 불필요하게 추가하지 말고 층 전환 자체를 줄이십시오.

완성 기판의 실제 적층 구조를 기준으로 선폭과 간격을 정하십시오. 동박 두께, 유전체 두께, 솔더 마스크, 주변의 접지 동박이 모두 결과에 영향을 줍니다. 이지이디에이에 적층 구조를 기록하고, 검증된 임피던스 계산기나 전자기장 해석 도구에서 산출한 선폭과 간격을 배선 규칙에 반영하십시오. 적층 구조를 기록했거나 설계 규칙 검사(DRC)를 통과했다는 사실만으로 100 Ω 임피던스가 확보되지는 않습니다. 배선 형상을 계산한 뒤에는 눈대중으로 바꾸지 마십시오.

이더넷 트랜스포머 배선: MDI 차동 쌍

이더넷 트랜스포머 주변 배선은 레이아웃의 핵심입니다. 1000BASE-T는 신호 쌍 네 개를, 10BASE-T와 100BASE-TX는 두 개를 사용합니다. 사용하는 모든 차동 쌍에서 배선 형상을 제어하고 P와 N의 경로를 최대한 비슷하게 유지하십시오. 불연속점을 줄이고 PHY 쪽 배선 아래에는 연속 기준면을 확보하십시오.

그림 3. 배선 형상, 차동 쌍 사이의 간격, 부품 주변 동박 금지 영역을 고려한 네 쌍의 MDI 배선. (그림에는 한 쌍만 표시되어 있으며, 사용하는 모든 쌍에 같은 원칙을 적용합니다.)

네 개의 차동 쌍 배선

케이블이나 소자 문서에서 다른 값을 요구하지 않는 한, TI 권장값인 차동 임피던스 100 Ω과 허용 오차 ±10%를 출발점으로 삼으십시오. 차동 임피던스는 좁은 배선 두 개를 가까이 놓는 것만으로 정해지지 않으며, 배선과 기판 단면의 전체 구조에 따라 달라집니다. 적층 구조를 확정한 후 선폭과 간격을 계산해 두 값을 설계 규칙에 넣으십시오.

가능하면 P와 N을 같은 층에서 나란히 배선하십시오. 굽은 구간을 대칭으로 만들고 스텁을 피하며, 두 배선이 같은 패드·비아·기준면 구조를 갖도록 하십시오. 비대칭이 생길 때마다 지연이나 임피던스에 작은 차이가 생깁니다. 불균형이 누적되면 차동 신호 에너지의 일부가 공통 모드로 변환되어 케이블을 통해 쉽게 방사될 수 있습니다.

TI는 각 MDI 배선을 2인치 미만으로 유지하고, 서로 다른 차동 쌍 사이에 최소 30 mil을 확보하며, 비아와 스텁을 최대한 줄일 것을 권장합니다. 30 mil은 차동 쌍과 차동 쌍 사이의 간격이며, 같은 쌍의 P와 N 사이 간격은 아닙니다. 같은 층에 접지 동박이 인접한다면 선폭의 최소 세 배만큼 띄우고, 가능하면 다섯 배를 확보하십시오. 이 3w/5w 지침은 접지면이나 접지 동박 영역이 추가로 만드는 용량성 부하를 줄이기 위한 것입니다.

길이 보정은 차동 쌍의 한쪽 끝에서만 하십시오. 인접 구간끼리 강하게 결합하는 촘촘한 지그재그 대신, 작은 영역에서 보정하되 인접 구간 사이의 간격에는 여유를 두십시오. 양쪽 끝에서 보정하면 두 배선의 총길이는 같아져도 구간별 임피던스와 결합 조건은 달라질 수 있습니다. 먼저 불필요한 굴곡 없이 배선하고, 필요한 길이만 보정하십시오.

동박 금지 영역, 밥 스미스 종단, 대지 접지 분리

모든 층에서 별도 실장형 마그네틱스 아래에 금속을 두지 마십시오. TI는 이 원칙을 명시하는 한편, 마그네틱스 내장형 RJ45 아래에는 금속을 허용하며, 금속을 피할 수 없을 때 접지면으로 분리하는 조건부 예외도 설명합니다. 신호 경로상의 부품과 관련해서는 마그네틱스, 초크, 교류 결합 커패시터, ESD 다이오드 아래에 동박이 없는 영역을 두도록 권장합니다. 일반 설계에서는 두 층에서 동박을 비우는 것을 권장합니다. 자동차용 가이드에서는 최소 두 층을 비우되, 모든 층에서 비우도록 권장합니다. 동박 금지 영역을 부품 외곽보다 약 20 mil 넓게 잡는 것을 출발점으로 삼고, EMC 요구 사항에 따라 조정하십시오.

동박 금지 영역이 일반 MDI 배선 아래까지 길게 이어져 기준면을 가르지 않도록 하십시오. 절연 기능이 없는 부품의 양쪽에는 각각 적절한 기준면을 유지하십시오. 케이블 쪽 배선 아래에 동박을 깔기 위해 기판 접지를 트랜스포머의 절연 경계 너머로 연장하지 마십시오. 실제 부품 패키지에 맞춰 동박 금지 영역을 지정하고, 최상층의 부품 배치 경계만 보는 대신 모든 기준면 층을 확인하십시오.

케이블 쪽에서 선택한 공통 모드 종단은 섀시 접지 영역으로 바로 배선하십시오. 인덕턴스를 늘리는 긴 분기 배선은 피하십시오. 제조사의 참조 회로에는 75 Ω 저항망과 고전압 커패시터가 등장하지만, PoE 적용 여부와 마그네틱스 구조에 따라 회로 구성이 달라집니다. 선택한 소자에 대해 승인된 참조 회로를 따르십시오.

TI의 점검표에 따라 모든 층에서 섀시 접지 또는 대지 접지를 기판 접지와 최소 20 mil 떨어뜨리십시오. TI는 커패시터와 1 MΩ 이상의 저항으로 두 영역을 연결하는 방식을 권장합니다. 실제 연결 회로는 승인된 시스템 참조 설계를 따르십시오. 커패시터의 용량과 정격 전압은 제품 안전, EMC 및 참조 설계의 요구 사항에 맞춰 정해야 합니다. 이 20 mil은 안전 인증을 받은 연면거리나 공간거리가 아닙니다: 적용되는 절연 요건에 따라 더 넓은 간격이 필요할 수 있습니다. 섀시 접지가 반드시 보호 접지인 것은 아니며, 갈바닉 절연이 필요한 경계를 저항으로 연결하는 것이 허용되지 않을 수 있습니다. 스티칭 비아로 두 영역을 단락하면 의도한 분리가 무효가 됩니다.

이더넷 배선의 길이 정합 허용 오차

이더넷에서 실제로 관리할 길이 정합 허용 오차는 각 차동 쌍 내부의 P와 N 길이 편차입니다. TI 점검표는 1 Gb/s에서 20 mil, 100 또는 10 Mb/s에서 50 mil 이내로 맞추도록 권장합니다. TI의 이전 지침은 같은 쌍의 두 배선 길이를 맞추는 것이라고 명시합니다. 이 값은 TI의 레이아웃 권장값으로 적용하고, 선택한 PHY의 데이터시트에서 소자별 한도를 확인하십시오.

그림 4. 길이 정합은 새로운 불연속점을 만들지 않으면서 차동 쌍 내부의 불균형을 줄여야 합니다.

길이가 다르면 두 배선에서 반대 방향으로 전환되는 신호가 같은 시점에 도착하지 않습니다. 편도 전파 속도가 v_p이고 배선 길이 차이가 ΔL이면, 일차 근사 스큐는 다음과 같습니다:

여기서 Δt는 초 단위의 도달 시간 차이, ΔL은 미터 단위의 P와 N 사이 길이 차이의 크기입니다. v_p는 실제 PCB 구조에서의 전파 속도이며 단위는 미터 매초입니다. 이 식은 길이 차이가 스큐에 미치는 영향을 설명하며, 전자기장 해석이나 제조사의 한도를 대체하지 않습니다. 유효 유전율과 배선 형상에 따라 v_p가 결정됩니다.

이러한 불균형은 차동 모드 신호 일부를 공통 모드로 변환합니다. 수신기에서는 균형 잡힌 차동 쌍으로 얻는 잡음 제거 효과가 줄어들고, 공통 모드 성분은 기생 커패시턴스와 마그네틱스, 케이블을 통해 흐릅니다. 그 결과 잡음 여유가 줄어들고, 차동 아이 다이어그램이 양호해 보여도 EMC 시험에서 문제가 생길 수 있습니다.

기가비트 차동 쌍 네 개의 길이를 모두 서로 20 mil 이내로 맞출 필요는 없습니다. 이 수치는 같은 쌍의 P와 N에 적용하는 편이 적절하며, 서로 다른 쌍 사이에 공통으로 적용할 기준은 아닙니다. 쌍 간 스큐 허용 범위는 PHY마다 다릅니다. 예를 들어 LAN8831은 쌍 간 스큐를 자동으로 보정하지만, 제조사의 기판 가이드에서는 여전히 PCB에서 허용되는 쌍 간 편차 한도를 제시합니다.[6] (마이크로칩 테크놀로지, LAN8831 기가비트 이더넷 송수신기 데이터시트) 네 쌍의 배선 구조를 서로 비슷하게 유지하고, 스큐 보정이 PCB의 모든 제약을 없앤다고 가정하는 대신 선택한 PHY의 쌍 간 허용 범위를 확인하십시오.

길이를 조정할 때는 각 쌍에서 같은 쪽 끝에 보정 구간을 두고, 미앤더의 인접 구간 사이에 충분한 간격을 확보하십시오. 길이 보고서의 수치만 맞추려고 보정하지 마십시오. 배선 구조를 먼저 확인한 다음 P와 N의 길이 편차, 임피던스 불연속점, 전체 배선 길이 순서로 검토하십시오. MAC 쪽 디지털 버스의 길이 정합은 별도의 문제이며 이 글의 범위에 포함되지 않습니다.

이더넷 배선의 EMI, ESD, 흔한 실수

임피던스와 차동 쌍의 균형을 확인한 다음 리턴 경로, 보호 소자의 배치, 주변 잡음원을 점검하십시오. 이 중 하나만 놓쳐도 잘 정리된 채널의 성능이 떨어질 수 있습니다.

그림 5. 흔한 레이아웃 문제 세 가지를 수정해 리턴 경로, 보호 소자 배치, 신호 결합에서 생기는 문제를 줄인 예.

ESD 보호 소자의 배치: 마그네틱스의 PHY 쪽

TI의 이더넷 전용 점검표는 ESD 보호 소자를 마그네틱스의 커넥터 쪽이 아닌 PHY 쪽에 배치하도록 권장합니다. 이유는 다음과 같습니다: 커넥터 쪽에서는 정상 동작 중에도 공통 모드 전압 변동이 클 수 있습니다. 접지 기준의 논리 신호라고 가정해 보호 소자를 선정하면 해당 전압이 소자에 부담을 줄 수 있습니다. 보호 소자의 위치가 적절하지 않으면 정전기 방전이 아닌 높은 전압에서도 도통하거나 고장 날 수 있습니다.

아무 저용량 다이오드나 PHY 옆에 배치해도 된다는 뜻은 아닙니다. 보호 소자의 정상 동작 전압 또는 보호 동작 전압 범위를 PHY 데이터시트와 참조 설계에 대조하십시오. 보호 전류 경로가 짧고, 소자 주변에 필요한 동박 금지 영역이 다른 배선 아래의 기준면을 끊지 않는 곳에 배치하십시오. 방전 경로는 수정 발진자, 리셋, RBIAS, 전원 디커플링 노드에서 떨어뜨리십시오.

시스템 차원의 보호 성능은 커넥터 차폐부의 접속 방식, 섀시 형상, 외함 구조, 제품이 통과해야 하는 서지 시험 규격에도 좌우됩니다. 레이아웃 지침은 위험을 줄이는 데 도움이 되며, 내성을 인증하는 근거가 되지는 않습니다.

이더넷 배선에서 흔한 실수

기준면 분할부를 가로지르는 차동 쌍 그림 5에는 겉보기에는 잘 정리된 배선 두 개가 기준면의 빈 구간을 가로지르는 모습이 나옵니다. 리턴 전류가 이 구간을 우회하면서 루프가 커지고 전자파 간섭(EMI)이 늘어납니다. 차동 쌍을 옮기거나 기준면을 연속적으로 복원하십시오.

차동 쌍에 지나치게 가까운 접지 동박 접지 동박을 고려하지 않고 배선 형상을 계산한 뒤 동박이 배선 한쪽에 가까워진 경우입니다. 추가 커패시턴스로 임피던스가 달라지고 두 배선의 주변 조건이 서로 달라집니다. TI 지침에 따라 접지 동박을 최소 3w, 가능하면 5w만큼 띄운 다음 배선 형상을 다시 검증하십시오.

기판 위를 길게 우회하는 MDI 배선 배선이 길면 비아와 층 전환이 늘고 다른 신호와 결합할 가능성도 커집니다. PHY나 마그네틱스의 위치를 바꿔 각 배선이 짧고 직선에 가깝게 이어지며 TI 권장값인 2인치 미만을 충족하도록 하십시오.

섀시 접지 영역과 기판 접지의 의도치 않은 연결 비아, 차폐 패드, 장착 홀, 자동 동박 채움이 두 접지 영역을 의도치 않게 연결할 수 있습니다. 모든 층과 네트 연결 지점을 검사하십시오. 모든 층에서 20 mil 간격을 유지하고, 의도한 커패시터와 고저항 연결 경로만 남기십시오.

이더넷 배선 점검표

제조 파일을 내보내기 전에 이더넷 PCB 배선 점검표를 사용하십시오. 최상층 배치만 확인하지 말고 모든 동박층과 기준면 층을 점검하십시오.

이더넷 PCB 배선 관련 자주 묻는 질문

이더넷 PCB 배선 정리

이더넷 PCB 배선의 신뢰성은 배선 형상과 전류 경로에 달려 있습니다: 차동 임피던스 제어, P와 N의 정합, 짧은 배선, 계획된 동박 금지 영역, 기판 접지와 섀시 접지의 분리가 필요합니다. 링크 표시등이 켜져도 이런 설계 문제가 해결되는 것은 아닙니다. 여유가 부족한 채널은 시험대에서 링크 협상에 성공하더라도 EMC 시험 중이나 다른 케이블을 연결했을 때 문제가 생길 수 있습니다.

부품 배치부터 검토하고, 각 차동 쌍을 연속된 기준면 위에 배선한 뒤, 동박 채움과 기구 요소를 반영한 최종 기준면을 점검하십시오. TI의 수치는 제조사 권장값으로 삼고, 각 수치와 회로 구성을 실제로 사용할 PHY, 마그네틱스, 보호 소자, 커넥터 및 PoE 문서와 대조하십시오.

MAC과 PHY 사이의 배선은 앞서 언급한 별도 가이드를 참고하십시오. 제이엘씨피씨비 엔지니어에게 레이아웃을 맡기려면 전문 PCB 레이아웃 서비스에 회로도를 업로드하십시오.

참고 자료

[1] 텍사스 인스트루먼트, 「이더넷 설계 간소화, 제1부: 이더넷 PHY의 기본과 선택 절차」, SSZT321, 2020년 3월. https://www.ti.com/lit/pdf/sszt321

[2] 마이크로칩 테크놀로지, 「마그네틱스 가이드」, ENT-AN0098, 2018년 6월. https://ww1.microchip.com/downloads/en/Appnotes/VPPD-01740.pdf

[3] 텍사스 인스트루먼트, 「AN-1469 PHYTER 설계 및 레이아웃 가이드」, SNLA079D. https://www.ti.com/lit/pdf/snla079

[4] 텍사스 인스트루먼트, 「이더넷 PHY PCB 설계 및 레이아웃 점검표」, SNLA387, 2021년 6월. https://www.ti.com/lit/an/snla387/snla387.pdf

[5] 마이크로칩 테크놀로지, 「기가비트 이더넷 설계 가이드」, AN2054, 2016년. https://ww1.microchip.com/downloads/aemDocuments/documents/OTH/ApplicationNotes/ApplicationNotes/00002054A.pdf

[6] 마이크로칩 테크놀로지, 「GMII/MII/RGMII를 지원하는 LAN8831 기가비트 이더넷 송수신기 데이터시트」, DS00004725, 5.4절. https://ww1.microchip.com/downloads/aemDocuments/documents/UNG/ProductDocuments/DataSheets/LAN8831-Data-Sheet-DS00004725.pdf