DDR5 PCB 레이아웃 가이드: 설계 규칙과 권장 사항

들어가며

시뮬레이션을 통과한 DDR5 설계도 출하 후 간헐적으로 오류가 날 수 있습니다. 회로도에는 별다른 문제가 보이지 않고, 부품 선정과 핀 배치도 데이터시트에 맞는데도 최고 속도에서 메모리 링크가 불안정할 수 있습니다.

이런 경우에는 대개 레이아웃에 원인이 있습니다. JEDEC의 초기 DDR5 규격은 데이터 전송률을 6400 MT/s까지 높였으며 이후 8800 MT/s까지 확장되었습니다. (JEDEC, JESD79-5C DDR5 SDRAM 규격 업데이트) 코어 전압은 DDR4의 1.2 V에서 1.1 V로 낮아졌습니다. 신호 에지가 빨라지고 전압 스윙이 줄어들면서, 이전에는 허용할 수 있었던 배선 오차도 잡음 여유를 크게 줄일 수 있습니다.

DDR5에서는 전압 조정 기능이 메인보드에서 DIMM으로 옮겨졌습니다. DQ 신호에는 채널 손실에 대응하는 판정 피드백 등화(DFE)가 적용됐습니다. 핀 배치도 달라져 DDR4의 핀 인출 방식을 그대로 적용하기 어렵습니다.

이 글에서는 DDR5 PCB의 적층 구조와 소재 선택, 배선과 길이 정합, 전원 공급, 신호 무결성 검증에 바로 적용할 수 있는 수치와 설계 규칙을 다룹니다. 대상은 DIMM과 기판 직접 실장 방식의 일반적인 DDR5 SDRAM 인터페이스입니다. 정확한 제약은 컨트롤러, 메모리 토폴로지, 제조사에 따라 달라지므로 본문의 수치는 출발점으로 삼고 제조사 가이드를 우선하십시오.

DDR5 아키텍처가 PCB 설계에 미치는 영향

그림 1. DDR5의 전압 조정은 DIMM에서 이뤄집니다. 메인보드는 12 V 전원과 제어, 클록, 데이터 신호를 공급합니다.

DDR5와 DDR4 비교

전압 조정 기능이 모듈 내 PMIC로 옮겨가면서 호스트 기판의 역할도 안정적인 1.2 V 공급에서 안정적인 12 V 공급으로 바뀌었습니다. DDR5는 DIMM마다 64비트 채널 한 개를 쓰던 구조를 독립된 32비트 서브채널 두 개(ECC 비트 별도)로 나눴습니다. 이에 따라 컨트롤러에서 CA, CLK, DQ 그룹을 인출하는 방식도 달라집니다.

서브채널 토폴로지와 CA 팬아웃

DDR5는 각 DIMM을 독립된 두 서브채널로 나눕니다. 각 서브채널은 데이터 32비트를 사용하며, ECC 모듈에서는 ECC 8비트가 더해져 40비트가 됩니다. 각 서브채널에 자체 CA 버스, CLK 차동 쌍, DQ 및 DQS 그룹이 있으므로, 하나의 넓은 64비트 채널을 인출하던 방식에서 폭이 좁은 두 채널에 배선 규칙을 각각 적용하는 방식으로 바뀝니다.

각 서브채널 내부의 토폴로지는 DDR4와 비슷합니다. DIMM을 사용하는 설계에서는 CLK와 CA/CMD가 여전히 여러 DRAM을 차례로 지나는 플라이바이 방식으로 연결됩니다. 다만 체인당 소자 수가 줄어 경로가 더 짧습니다. DQ와 DQS는 DDR4에서처럼 소자 하나에 점대점으로 연결됩니다. 기판의 토폴로지는 메모리 구성에 따라 달라집니다. 기판에 메모리를 직접 실장하면 CA 체인을 상당히 줄일 수 있습니다. 각 서브채널의 CA, CLK, DQS 그룹이 다른 서브채널의 핀 인출 경로를 가로지르지 않도록 계획하고, 두 서브채널에 같은 배선 규칙을 적용하십시오.

DDR5 핀 배치의 핵심

DDR5 핀은 기능에 따라 DQ 바이트 그룹, DQS 스트로브 쌍, CA/CMD 버스, CLK_t/CLK_c 차동 쌍으로 나뉩니다. 그룹마다 임피던스와 길이 정합 규칙이 다르므로 회로도와 레이아웃에서 구분해 두십시오.

호스트 쪽 BGA 볼 피치는 보통 0.65~0.8 mm이므로 패키지에 가까운 몇 개 층에는 핀 인출 배선이 집중됩니다. 배선하기 전에 팬아웃용 비아 패턴과 층 할당을 정하고, CLK와 DQS의 차동 쌍 규칙을 처음부터 설정하십시오.

적층 구조와 소재 선택

그림 2. 9층 DDR5 적층 구조의 예. 모든 신호층이 접지 기준면에 인접하고, 전원층은 두 접지층 사이에 있습니다.

층수, 유전체 소재, 목표 임피던스를 함께 정하면 제조하기 쉬운 적층 구조를 만들고 신호 품질도 확보할 수 있습니다. 층 배치의 기본 원리는 PCB 적층 구조 가이드를 참고하십시오.

층수

소규모 단일 랭크 인터페이스는 8층에서도 배선할 수 있는 경우가 있습니다. 많은 DDR5 메인보드와 SoM 설계에는 10~12층이 쓰입니다.

듀얼 랭크 설계나 여러 DDR5 채널을 사용하는 설계에는 12층에 가까운 구성이 필요할 수 있습니다. DQ 그룹이 CA 배선을 가로지르거나 전원과 같은 면을 공유해야 한다면 층을 추가할 시점입니다.

유전체 소재

일반 FR-4 적층재의 손실 탄젠트는 수지와 유리섬유 직조 방식에 따라 보통 0.015~0.02입니다. 저속에서는 문제가 적지만, 6400 MT/s 이상에서 배선이 길면 아이 다이어그램의 개구부가 눈에 띄게 줄어들 수 있습니다. Megtron 6, FR408HR, I-Speed 같은 저손실 적층재는 손실 탄젠트를 약 0.004~0.01로 낮춥니다. (이솔라, FR408HR 적층재 및 프리프레그)

유리섬유 직조 방식도 중요합니다. 일반 직조는 유전율을 주기적으로 변화시켜 차동 쌍의 두 배선 사이에 스큐를 일으킬 수 있습니다. 유리섬유를 넓게 펼쳐 직조하거나 직조 방향을 회전한 적층재를 쓰면 이런 스큐를 줄일 수 있습니다. 스큐 허용치가 작은 DQS와 CLK 차동 쌍에서는 추가 비용을 고려할 만합니다.

목표 임피던스

DQ와 CA 단일 종단 신호의 목표 임피던스는 보통 약 40 Ω입니다. 인텔을 비롯한 일부 컨트롤러 설계 가이드는 특정 스트립라인 구성에 45 Ω을 제시합니다. CLK와 DQS 차동 쌍의 목표는 약 80 Ω입니다. (인텔, DDR5 PCB 레이아웃 가이드) 정확한 값은 사용하는 컨트롤러와 DRAM 제조사의 설계 가이드에서 확인하십시오.

임피던스는 직선 배선 구간을 포함한 채널 전체에서 유지해야 합니다. 비아, 커넥터 풋프린트, 기준면 전환부는 불연속이 생기기 쉬운 곳입니다. DDR5의 설계 여유가 작을수록 각 불연속점에서 생기는 반사의 영향이 커집니다.

실제 PCB 적층 구조의 동박 중량과 유전율을 2D 전자기장 해석 도구나 온라인 임피던스 계산기에 입력해 선폭과 간격을 계산하십시오. 초기 목표로 약 ±10%의 허용 오차를 잡으십시오.

레이아웃 설계 지침과 권장 사항

첫 기판에서 안정적으로 동작하려면 부품 배치, 배선, 비아, 기준면, 누화, 디커플링을 함께 검토해야 합니다. 다음 규칙을 실제 배선 작업에 적용하십시오.

부품 배치

배선을 짧게 유지하고 길이를 맞추기 쉽도록 DRAM을 컨트롤러 가까이에 두되, 디커플링 커패시터와 팬아웃 비아를 위한 공간도 남겨 두십시오. 핀 배치가 허용하면 DQ와 DQS 핀이 컨트롤러를 향하도록 패키지 방향을 정하십시오.

DIMM 내장 PMIC와 더 조밀한 배선이 열을 더하므로 DDR4보다 열 관리가 중요합니다. 디커플링 커패시터는 전원 핀 가까이에 배치하고, 주변 신호의 핀 인출 경로를 막지 않도록 하십시오.

배선과 길이 정합

바이트 레인별로 DQ와 DQS의 길이 편차를 약 5 mil 이내로 맞추는 것을 출발점으로 삼으십시오. 최종 제약은 컨트롤러 제조사가 제시하는 스큐 또는 전파 지연 예산에 따릅니다. 바이트 레인 사이의 허용 스큐도 컨트롤러의 트레이닝과 타이밍 예산에 맞추십시오. CLK_t와 CLK_c 사이의 스큐 역시 작게 유지해야 합니다. 이 스큐는 해당 클록을 사용하는 모든 신호에 지터를 더합니다.

작은 길이 차이는 미앤더 배선으로 보정하십시오. 굴곡의 높이는 작게 하고 인접 굴곡 사이를 선폭의 최소 3배만큼 띄우십시오. 컨트롤러와 DIMM 사이의 배선은 짧게 유지하십시오. 길이가 늘어날 때마다 삽입 손실 여유가 줄어듭니다.

비아 설계

비아는 작은 임피던스 불연속점을 만들고 공진을 일으키는 스텁이 될 수 있습니다. 배선 밀도가 허용하면 DQ, DQS, CLK를 각각 같은 층에서 배선하고, 불가피한 층 전환은 주의해서 설계하십시오.

피할 수 없는 비아는 백드릴로 미사용 스텁을 제거하십시오. 구조가 단순한 기판에서는 블라인드 또는 베리드 마이크로비아를 사용할 수도 있습니다. 층을 바꾸는 신호 비아 옆에 접지 비아를 배치해 리턴 전류가 짧게 흐를 수 있도록 하십시오. 약 20~30 mil 이내를 출발점으로 삼고, 적층 구조와 비아 형상에 맞춰 정확한 간격을 정하십시오.

기준면과 누화

연속된 기준면에서는 리턴 전류가 신호 배선 바로 아래를 따라 흐르므로 임피던스를 일정하게 유지할 수 있습니다. DDR5 배선 아래에 기준면 분할부, 슬롯, 배선 금지 영역으로 인한 틈이 있으면 리턴 전류가 우회해 아이 다이어그램의 개구부가 줄어들 수 있습니다.

조밀한 DDR5 배선에서는 제조사 권장 간격이나 3H 기준을 적용하면 누화를 더 엄밀하게 제어할 수 있습니다. H는 배선과 기준면 사이의 거리입니다. 선폭의 최소 3배를 띄우는 3W 규칙은 초기 지침으로 활용하고, 실제 적층 구조에 따른 누화 해석도 수행하십시오. 특히 CLK나 DQS가 DQ 바이트 그룹과 평행하게 지나가는 구간을 살피십시오. DQ가 양호해 보여도 타이밍 기준 신호에 누화가 들어오면 지터가 늘어납니다.

디커플링 커패시터

주파수 대역별로 용량을 나눠 배치하십시오. 저주파 과도 현상에는 수십~수백 μF의 벌크 커패시터를, 중간 대역에는 0.1~1 μF를 사용하십시오. 고주파용 커패시터는 1~10 nF 또는 그보다 작은 용량을 선택해 전원 핀에 최대한 가까이 두십시오.

비아 인 패드를 사용하면 고주파용 커패시터의 접지 루프를 짧게 만들 수 있습니다. 디커플링 대상 핀에서 약 100 mil 이내를 출발점으로 삼아 가능한 한 가깝게 두십시오. 최종 부품 선정과 배치는 DRAM 또는 PMIC 제조사의 참조 설계에 따르십시오.

전원 분배망 설계

DDR5는 DIMM에 PMIC를 배치해 전원 무결성 설계의 상당 부분을 모듈이 담당하도록 했습니다. 이에 따라 호스트 기판의 전원 분배망에서 충족해야 할 조건도 달라집니다.

그림 3. DIMM 내장 PMIC가 12 V 입력에서 VDD, VDDQ, VPP 전원을 생성합니다(왼쪽). 시뮬레이션으로 구한 PDN 임피던스는 목표 곡선과 비교합니다(오른쪽).

VDD, VDDQ, 12 V 입력 등 주요 전원마다 충분한 동박 면적과 인덕턴스가 낮은 경로를 확보하십시오. 한 평면을 고립된 동박 영역으로 나누면 가느다란 동박 조각이 생기거나 비아 배치에 제약이 생길 수 있습니다. 각 전원에 전용 층이 필요한지는 적층 구조, 전류 요구량, PDN 해석 결과에 따라 결정하십시오. DDR5 IC 풋프린트 아래의 동박은 연속성을 유지하고 전원 비아에는 열 릴리프를 적용하지 마십시오.

목표 임피던스는 허용 전압 리플을 최악 조건의 과도 전류로 나누어 구합니다. 부품 배치를 확정하기 전에 실제 커패시터 용량과 평면 형상으로 PDN을 시뮬레이션하십시오. 공진 피크는 보통 서로 다른 용량대의 커패시터가 담당하는 주파수 범위가 교차하는 지점에서 나타납니다.

신호 무결성 검증

그림 4. 아이 다이어그램의 개구부가 넓으면 임피던스 제어와 길이 정합이 잘 이루어지고 기준면이 연속적임을 보여 줍니다.

아이 다이어그램은 여러 비트 주기의 파형을 겹쳐 그립니다. 아이의 높이는 전압 여유를, 너비는 타이밍 여유를 보여 줍니다. DFE를 사용하는 인터페이스에서는 심볼 간 간섭이 일부 상쇄되어 추가 여유를 확보할 수 있습니다.

DDR5는 주로 칩 내부 종단(ODT)을 사용하므로 레이아웃의 임피던스를 정확히 설계하는 일이 더욱 중요합니다. 배선 후 실제 레이아웃에서 S-파라미터를 추출하고 IBIS 기반 시뮬레이션으로 아이 다이어그램을 생성하십시오. 규격 마스크를 여유 있게 충족하는지 확인하십시오.

DDR5 PCB 설계에서 흔한 실수

DDR5 PCB 설계 점검표

1. 채널 수와 버스 폭에 맞춰 적층 수를 정했는지 확인. 일반적으로 8~12층을 사용하며 모든 신호층 옆에 전용 접지 기준면을 배치
2. 목표 데이터 전송률에 맞춰 유전체의 손실 탄젠트와 유리섬유 직조 방식을 선택했는지 확인. 일반 FR-4를 관행적으로 선택하지 않도록 검토
3. 단일 종단(보통 약 40~45 Ω)과 차동(약 80 Ω) 목표 임피던스를 제조사 가이드와 대조하고 실제 적층 구조를 전자기장 해석 도구로 확인
4. DQ와 DQS 사이 및 CLK 차동 쌍 내부의 스큐가 컨트롤러 제조사의 타이밍 예산 이내인지 확인. 허용치는 배선 길이로 환산하면 수 mil에 불과한 경우가 많음. 바이트 레인 사이의 스큐도 레벨링 보정 범위에 들어오는지 확인
5. DDR5 신호가 기준면 분할부, 커넥터 주변 배선 금지 영역, 장착 홀이 모인 구간을 가로지르지 않는지 확인
6. DDR5 신호 비아마다 인접한 접지 비아를 배치했는지 확인. 미사용 스텁은 백드릴로 제거하거나 블라인드 또는 베리드 비아를 사용해 방지
7. DDR5 신호 그룹 사이에 최소 3W 간격을 확보했는지 확인. CLK나 DQS가 DQ와 평행한 곳에는 간격을 더 넓히거나 가드 배선을 추가
8. 디커플링 커패시터를 주파수 대역별로 배치했는지 확인. 고주파용 커패시터는 핀에 가장 가깝게 두고 레이아웃이 허용하면 비아 인 패드를 사용
9. 기판 확정 전에 PDN 목표 임피던스를 계산하고 실제 커패시터 배치를 반영해 시뮬레이션했는지 확인
10. 배선 완료 후 S-파라미터를 추출하고 IBIS 기반 아이 시뮬레이션을 수행했는지 확인. 규격 마스크를 통과한 뒤 남는 여유도 검토

DDR5 PCB 레이아웃 관련 자주 묻는 질문

DDR5 PCB 레이아웃 정리

DDR5 PCB 레이아웃을 설계하려면 적층 구조, 임피던스, 배선, 전원 무결성, 신호 무결성 검증을 함께 고려해야 합니다. 적층 구조가 목표 임피던스를 지원하지 않으면 배선을 정교하게 해도 성능을 확보하기 어렵습니다. 배선 과정에서 PDN의 요구 사항을 놓치면 전원 설계도 영향을 받습니다.

DDR5 설계 초기부터 이 지침을 반영하면 첫 시제품의 문제를 해결하기 위해 기판을 다시 제작하는 비용을 줄일 수 있습니다. 임피던스를 일정하게 유지하고 필요한 곳에서 길이를 맞추며 기준면의 연속성을 확보하십시오. 제작 전에는 시뮬레이션으로 검증하십시오.

DDR5 설계의 적층 구조, 배선 또는 임피던스를 제작 전에 한 번 더 검토하고 싶다면, 제이엘씨피씨비 PCB 레이아웃 서비스를 통해 수정하기 쉬운 단계에서 설계를 검토받을 수 있습니다.