PDN 설계: 고성능 PCB를 위한 안정적인 전원 공급 구축

새로 제작한 PCB를 처음 켰는데 FPGA가 부팅되지 않거나, ADC 입력이 기대만큼 깨끗하지 않거나, 시뮬레이션에서는 없던 오류가 고속 직렬 링크에서 발생한 경험이 있으십니까? 그렇다면 신호 무결성 작업을 의심하기 전에 먼저 PDN 설계부터 점검해 보십시오. 결국 제품화에 실패한 많은 사례에서 문제는 신호 경로 자체가 아니라 신호 경로로 전원을 공급하는 방식에 있었습니다.

성공적인 PCB는 잘 설계된 전원 분배망, 즉 눈에 보이지 않는 인프라 위에 세워집니다. 전원 분배망은 기능 블록 다이어그램에도 나타나지 않고, 고속 라우팅만큼 자주 언급되지도 않습니다. 하지만 아무리 뛰어난 차동 페어와 임피던스 제어 트레이스라도 전원이 낮은 임피던스로 안정적으로 공급되지 않으면 제 성능을 내지 못합니다. 이 글에서는 오늘날 PCB의 PDN 설계에 관한 개념과 실무, 그리고 현실을 깊이 있게 살펴봅니다. 목표 임피던스 계산부터 디커플링 전략과 최적화, 레이어 스택업, 그리고 제조 품질 관리까지 다룹니다.

최신 PCB에서 PDN 설계가 중요한 이유

PDN 설계의 의미와 전원 무결성에서의 역할

그렇다면 PDN 설계란 무엇일까요? 전원 분배망(PDN)은 전압 레귤레이터 모듈(VRM) 출력에서 기판 위 각 집적 회로(IC)의 전원 핀까지 이어지는 전체 전기 회로를 말합니다. 이 경로는 구리 플레인, 비아, 트레이스, 디커플링 커패시터, 그리고 VRM 자체로 구성됩니다. PDN 설계의 과제는 IC가 필요로 하는 전체 주파수 대역에 걸쳐 낮은 임피던스, 낮은 전압 강하, 낮은 노이즈로 전원을 공급할 수 있도록 이 경로 전체를 설계하는 것입니다.

목표 임피던스(Target Impedance)는 PDN 설계의 기본 지표입니다. 이는 IC가 과도 전류를 필요로 하는 모든 주파수에서 PDN이 해당 IC에 나타낼 수 있는 임피던스의 최댓값입니다. 목표 임피던스를 구하는 고전적인 공식은 간단합니다.

Z_target = V_{allowed_ripple} / I_transient

예를 들어 1.0V 코어 레일이 5%의 리플(50 mV)까지 허용할 수 있고, 클럭 에지에서 FPGA가 소비하는 과도 전류가 2A라면 목표 임피던스는 25 mΩ이 됩니다. 이는 상당히 까다로운 수치로, DC부터 수백 MHz에 이르는 주파수 대역 전반에서 VRM 응답, 벌크 커패시터, 세라믹 디커플링 커패시터, 전원 플레인 커패시턴스가 유기적으로 함께 작동해야 달성할 수 있습니다.

부실한 PDN 설계로 인해 발생하는 일반적인 문제

PDN 설계가 부족하거나 부적절하면 그 영향은 기판 성능 전반에 나타납니다. 엔지니어가 가장 흔히 겪는 문제는 다음과 같습니다.

과도 부하: 프로세서나 FPGA의 상태가 바뀔 때 순간적으로 큰 전류가 필요해지며, 이로 인해 전압 드룹이 발생합니다. 해당 주파수에서 PDN 임피던스가 너무 높으면 공급 전압이 최소 허용 동작 전압 아래로 떨어져 로직 오류나 리셋이 발생할 수 있습니다.

과도한 전원 노이즈: 고주파 스위칭 노이즈가 전원 플레인으로 유입되어 중요한 아날로그 회로로 퍼집니다. 이는 ADC와 DAC가 디지털 로직과 같은 전원 레일을 공유하는 혼합 신호 애플리케이션에서 특히 치명적입니다.

그라운드 바운스 : 리턴 경로의 연속성이 부족하거나 그라운드 플레인 설계가 부적절하면 그라운드 네트워크 전반에 과도 전압 차가 생겨 신호 기준 전위가 흐트러집니다.

EMI: 노이즈가 많은 PDN은 전원 플레인, 트레이스, 심지어 디커플링 커패시터 루프에서도 전자기 에너지를 방사합니다. FCC Part 15나 CISPR 32 기준을 통과하지 못하는 사례 중 상당수는 사실 PDN 문제입니다.

효과적인 PDN 설계의 핵심 원칙

전원 플레인 구성과 디커플링 전략

가장 낮은 주파수 대역(DC~수 kHz)의 임피던스는 전압 레귤레이터 모듈이 담당합니다. 이는 출력 커패시턴스의 응답 속도와 피드백 루프 대역폭, 즉 부하 변화에 얼마나 빠르게 대응할 수 있는지에 따라 결정됩니다. 중간 주파수 대역(약 100 kHz~10 MHz)의 부하는 벌크 디커플링 커패시터가 감당합니다. 보통 VRM 출력 근처에 배치되는 10 µF~100 µF의 세라믹 또는 탄탈럼 커패시터가 이 역할을 합니다. 고주파 대역(10 MHz~수백 MHz)은 고주파용 세라믹 디커플링 커패시터가 주도합니다. 여기에는 IC 전원 핀에 최대한 가깝게 배치하는 100 nF, 10 nF MLCC가 해당하며, 빠른 스위칭이 일어나는 과도 상황에서 즉각적으로 전하를 공급하는 역할을 합니다.

수백 MHz를 넘어서면 전원 플레인과 그라운드 플레인 쌍이 분포형 커패시터 역할을 합니다.

플레인 쌍의 커패시턴스: C_planes = (ε_r × ε₀ × A) / d

여기서 ε_r은 유전율, ε₀는 자유 공간의 유전율, A는 플레인이 겹치는 면적, d는 플레인 사이의 유전체 간격입니다. 플레인 간격을 좁히면(예: 전원과 그라운드 사이 프리프레그를 8 mil 대신 4 mil로 설정) 이 내장 커패시턴스가 크게 증가하고, 고주파 임피던스도 낮아집니다.

임피던스 제어와 전압 강하 관리

흔히 하는 실수는 디커플링 커패시터를 공칭 커패시턴스만 보고 선택하는 것입니다. 모든 커패시터에는 기생 성분인 등가 직렬 저항(ESR)과 등가 직렬 인덕턴스(ESL)가 있으며, 이 값들이 커패시터를 사용할 수 있는 주파수 범위를 결정합니다. 0402 크기의 100 nF MLCC는 ESL이 0.5 nH, ESR이 10 mΩ 정도일 수 있습니다. 커패시터가 효과를 발휘하는 주파수의 상한은 자기 공진 주파수(SRF)로, 이 주파수에서 커패시터는 용량성에서 유도성으로 바뀝니다.

SRF = 1 / (2 × π × √(L_esl × C))

ESL이 0.5 nH인 100 nF 커패시터의 SRF는 약 22 MHz입니다. 이 주파수를 넘으면 커패시터는 인덕터처럼 동작하여 임피던스가 증가합니다. 그래서 각기 스펙트럼의 일부 구간을 담당할 수 있도록 여러 가지 용량의 커패시터가 필요한 것입니다. 대략적인 가이드라인을 드리면, 1.0V 레일의 경우 VRM에서 IC까지의 전체 DC 경로 저항은 전류 1A당 10~15 mΩ 이하여야 합니다. 3.3V 레일에도 같은 규칙이 적용되지만 여유가 더 있습니다.

PCB 레이아웃에서의 PDN 설계 모범 사례

커패시터 배치와 루프 면적 최소화

디커플링 커패시터는 용량만큼이나 물리적 위치가 중요합니다. 목표는 간단합니다. 커패시터, IC 전원 핀, 그리고 그라운드 플레인을 통한 리턴 경로가 이루는 전류 루프 면적을 최소화해야 합니다. 모든 전류 루프는 인덕터이며, 인덕턴스는 루프가 둘러싼 면적에 비례합니다. IC 전원 핀에서 10 mm 떨어져 있고 여러 층을 거치는 비아로 연결된 디커플링 커패시터 는 IC 전원 핀에서 1 mm 거리에 직결 비아(가장 가까운 플레인 쌍으로 곧바로 내려가는 비아)로 연결된 커패시터보다 훨씬 큰 루프를 형성하므로 기생 인덕턴스도 훨씬 커집니다.

최적의 PDN 성능을 얻기 위한 배치 규칙은 다음과 같습니다.

1. 고주파용 커패시터(10 nF, 100 nF)는 IC 전원 핀 가까이, 가급적 1~2 mm 이내에 배치해야 합니다. BGA 패키지의 경우 전원 핀 클러스터 위치의 기판 반대면에 배치해야 합니다.
2. 비아 인 패드 또는 인접 비아를 사용하여 커패시터 패드를 전원 플레인과 그라운드 플레인에 직접 연결하십시오. 커패시터 패드와 비아 사이의 트레이스가 1 mm 늘어날 때마다 인덕턴스가 증가합니다.
3. 중간 대역용 커패시터(1 µF, 10 µF)는 IC에서 5~10 mm 이내에 배치하십시오. 이 커패시터들은 인덕턴스의 영향이 상대적으로 작은 낮은 주파수에서 동작하므로 고주파용만큼 가까이 둘 필요는 없습니다.
4. 벌크 커패시터(22 µF~100 µF)는 VRM 출력 가까이에 배치하십시오. 벌크 커패시터는 고주파 디커플링보다는 주로 레귤레이터의 에너지 저장용으로 사용됩니다.

PDN 성능을 위한 레이어 스택업 최적화

PDN 성능을 확보하기 위해 내리는 가장 중요한 결정은 레이어 스택업이며, 트레이스를 하나라도 라우팅하기 전에 이를 올바르게 정해야 합니다. 전원 플레인과 그라운드 플레인의 배치, 간격, 적층 순서는 PDN의 고주파 임피던스에 직접적인 영향을 미칩니다. 일반적인 4층 기판에서 권장되는 PDN 최적화 스택업은 다음과 같습니다.

6층 PDN 최적화 스택업의 경우:

L4-L5 전원-그라운드 쌍(4 mil 간격)은 강하게 결합되어 있어 매우 우수한 고주파 디커플링 성능을 제공합니다. 더 고도화된 설계에서는 1080이나 106 유리 섬유 타입 같은 얇은 프리프레그를 사용해 이 간격을 2~3 mil까지 줄이기도 합니다.

견고한 PDN 구현을 위한 제조 고려 사항

플레인 동박 두께와 에칭 균일성

화면에서 훌륭한 PDN을 설계하는 것은 일의 절반에 불과합니다. 제조 공정이 설계 의도를 충실히 구현해야 하며, PDN 성능에 직접 영향을 주는 제조 변수도 여러 가지입니다. DC 저항을 제어하는 가장 확실한 방법은 동박 두께를 바꾸는 것입니다. 대부분의 신호층은 1 oz 구리(두께 1.2 mil / 35 µm)로 충분하지만, 많은 전류가 흐르는 전원 플레인은 2 oz(두께 2.4 mil / 70 µm), 나아가 3 oz 구리를 사용하면 유리합니다. 구리 플레인의 DC 저항은 두께에 반비례하므로, 동박 두께를 2배로 늘리면 저항은 절반으로 줄어듭니다.

하지만 후동박 을 사용하면 제조 측면에서 감수해야 할 부분이 있습니다.

에칭: 구리가 두꺼울수록 측면 언더컷이 커지고 에칭 시간도 길어집니다. 이로 인해 트레이스 폭의 정확도가 떨어지고 최소 형상 크기도 커집니다. 1 oz 구리에서 4 mil로 설계한 트레이스 패턴이 2 oz 구리에서 같은 최종 폭을 얻으려면 5~6 mil이 필요할 수 있습니다.

적층: 구리가 두꺼울수록 특히 트레이스 패턴이 밀집된 영역 주변에서 더 많은 프리프레그 수지 충진이 필요합니다. 수지가 부족하면 보이드나 층간 박리가 발생할 수 있습니다.

드릴링: 구리 함량이 많아지면 드릴 마모가 심해지고 홀 벽 주변에 버(burr)가 생길 수 있으며, 이는 IPC-6012 Class 2 및 Class 3 요구 사항에 따른 신뢰성에 영향을 줄 수 있습니다.

PDN 설계 및 제조에 대한 JLCPCB의 전문성

복잡한 PDN 레이아웃과 DFM을 위한 고급 지원

좋은 PDN 설계를 실현하려면 설계 결정의 바탕이 되는 엔지니어링을 확실히 이해하는 제조사가 필요합니다. JLCPCB는 제조 단계에 들어가기 전에 잠재적인 PDN 문제를 찾아내는 완전한 DFM(Design for Manufacturability, 제조 용이성 설계) 검토를 제공합니다.

플레인 클리어런스, 구리 밸런스, 비아 구성, 스택업 실현 가능성은 JLCPCB 엔지니어링 팀이 검토하는 표준 주문 프로세스의 일부입니다. DFM 검토를 통해 PDN 커패시턴스를 극대화하기 위한 좁은 전원-그라운드 플레인 간격이나, 저저항 전원 분배를 위한 2 oz 구리 등 설계 요구 사항이 JLCPCB의 공정으로 실현 가능한지 확인할 수 있습니다.

시제품부터 양산까지 신뢰할 수 있는 생산

PDN 설계 검증은 시제품 단계에서 끝나지 않습니다. 시제품에서 양산으로 넘어갈 때 가장 중요한 것은 일관성입니다. 첫 번째 배치에서 PDN이 훌륭했다면 천 번째 배치에서도 정확히 같아야 합니다.

이러한 일관성을 보장하기 위해 JLCPCB는 IPC-A-600 Class 2 표준에 따라 표준화된 공정, 입고 자재 검사, 공정 중 모니터링, 최종 품질 관리 체계를 갖추고 있습니다. 또한 0201 패키지와 같은 디커플링 커패시터를 정밀하게 실장하는 SMT 조립 서비스도 제공합니다. 높은 제조 정밀도, 포괄적인 DFM 검토, 안정적인 양산 체계는 대규모 생산에서도 신뢰할 수 있는 PDN을 설계하고자 하는 엔지니어에게 든든한 제조 기반이 됩니다.

PDN 설계 FAQ

결론

잘 설계된 전원 분배망(PDN)은 신뢰성 높은 고성능 PCB의 토대입니다. 흔히 신호 무결성이 더 주목받지만, FPGA가 정상적으로 부팅되는지, ADC가 깨끗한 데이터를 출력하는지, 고속 인터페이스가 오류 없이 동작하는지를 최종적으로 결정하는 것은 PDN입니다.

목표 임피던스를 꼼꼼히 계산하고, 디커플링 커패시터를 전략적으로 배치하며, 전원-그라운드 플레인이 긴밀하게 결합되도록 레이어 스택업을 최적화하고, 적절한 동박 두께를 선택하면 넓은 주파수 범위에서 안정적이고 노이즈가 적은 전원을 공급할 수 있습니다. 이러한 방법은 전압 드룹, 그라운드 바운스, EMI 같은 일반적인 문제를 방지할 뿐 아니라 시스템 전체의 신뢰성과 1차 설계 성공률도 높여 줍니다.

결국 뛰어난 PDN 설계는 탄탄한 엔지니어링 원칙과 고품질 제조 역량이 결합된 결과입니다. 강력한 DFM 지원, 일관된 제조 공정, 그리고 스택업, 비아 인 패드, 후동박 분야의 고급 기술력을 갖춘 JLCPCB와 같은 경험 많은 제조사와 협력하면 설계가 시뮬레이션 단계부터 양산까지 그대로 구현될 수 있습니다.