고속 PCB 배선 가이드: 임피던스, 차동쌍, 리턴 경로 설계

고속 PCB 배선이 중요한 이유

DDR4 메모리, PCIe, USB 3.x, HDMI, 이더넷, 고속 ADC/DAC 인터페이스에서는 배선 품질이 제품 성능에 직접적인 영향을 줍니다. 회로도가 올바르더라도 PCB 배선이 부적절하면 신호 무결성(SI) 저하, 전자파 간섭(EMI), 지터 증가, 타이밍 위반, 제조 문제가 발생할 수 있습니다.

고속 PCB 배선에서는 트레이스, 비아, 기준면, 층간 전환을 전송 경로의 일부로 봅니다. 각각이 임피던스 연속성, 리턴 전류 경로, 전파 지연, 누화에 영향을 줍니다. 에지 시간이 1 ns보다 짧아지면 이전에는 사소해 보이던 배선 차이도 시스템 불안정의 원인이 될 수 있습니다.

이 글에서는 고속 PCB 배선의 원리, 실제 레이아웃 방법, 흔한 실수, DDR4 예제를 살펴봅니다. 제조 파일을 준비할 때는 JLCPCB 주문 안내에서 솔더 마스크 브리지, 도금 슬롯, 보드 외곽선, 실크 인쇄 규칙도 확인하십시오.

고속 PCB 배선이란?

고속 PCB 배선은 연결선을 이상적인 도체가 아니라 전송선로로 다루는 설계입니다. 원문이 제시한 FR-4 마이크로스트립 경험칙은 Len(inches) < 2 × rise_time(ns)이며, 이는 근사적인 지침이지 보편적인 표준 계산식은 아닙니다. 이 길이를 넘는 배선에는 제어 임피던스와 적절한 종단을 검토해야 합니다.

고속 여부는 클록 주파수만으로 결정되지 않습니다. 100 MHz 미만의 인터페이스라도 상승 시간이 짧으면 전송선로 효과가 커질 수 있습니다. FPGA, DDR 메모리, PCIe, USB 3.x, HDMI, 기가비트 이더넷 등이 대표적인 예입니다.

설계 시 특성 임피던스, 리턴 전류, 차동쌍 결합, 타이밍 스큐, 누화, 반사, EMI/EMC, 제조성을 함께 관리합니다. 불필요한 비아, 분할된 기준면, 달라지는 차동쌍 간격은 삽입 손실을 늘리고 아이 다이어그램과 타이밍 여유를 악화시킬 수 있습니다.

복잡한 신호 배선이 포함된 PCB 레이아웃.

고속 PCB 배선 설계 기준

전문적인 레이아웃은 배선 전에 전기적·물리적·제조 조건을 정의하는 제약 조건 기반 방식으로 진행합니다. 모든 배선 결정은 신호 무결성(SI), 전원 무결성(PI), 전자파 적합성(EMC), 제조성(DFM)을 함께 고려해야 합니다.

설계 제약 조건과 작업 순서

일반적으로 다음 네 단계로 진행합니다.

1. 1. 설계 제약 조건 정의

   목표 임피던스(단일 종단 50 Ω, 차동 90 Ω 또는 100 Ω), 차동쌍 간격, 허용 스큐, 배선 폭·간격, 길이 정합 공차, 비아 사용 제한, 제조 한계를 정합니다. 이를 EasyEDA Pro, Altium Designer, Cadence Allegro 등의 PCB 설계 도구에 설정합니다.

2. 2. 부품 배치 최적화

   고속 연결 길이를 줄이면서 리턴 경로가 연속되도록 핵심 부품을 배치합니다. 메모리 버스의 스큐를 줄이고, 고속 커넥터를 신호 흐름에 맞추며, 디커플링 커패시터를 전원 핀 가까이에 둡니다.

3. 3. 제약 조건에 따라 배선

   클록, 차동쌍, 메모리 버스, RF 신호부터 배선합니다. 저속 제어 신호와 GPIO는 중요 채널을 방해하지 않도록 나중에 연결합니다. 배선 중 임피던스, 리턴 경로, 층간 전환, 간격, 타이밍 조건을 계속 확인합니다.

4. 4. 제조 데이터 제출 전 검증

   DRC, 신호 무결성, 길이 정합, 리턴 경로, 차동쌍 대칭성, 임피던스, 제조성(DFM)을 확인한 뒤 제조 파일을 생성합니다.

고속 신호용 적층 구조와 임피던스 계획

스택업은 고속 PCB의 전기적 기반입니다. 모든 고속 신호에 연속된 기준면을 제공하고 특성 임피던스를 안정적으로 유지하는 것이 목표입니다. 원문에 따르면 JLCPCB는 1~32층 PCB를 지원하며, 4층 이상에서 제어 임피던스 옵션을 제공합니다. 사용 가능한 FR-4 공급업체로 Nan Ya, KB, Shengyi가 언급됩니다. 실제 선택 가능 범위는 주문 시점의 사양을 확인해야 합니다.

일반적인 4층 구성: 상단 신호층 / 연속 그라운드층 / 전원층 / 하단 신호층. DDR4, PCIe Gen4/Gen5 또는 멀티기가비트 시스템에는 전용 기준면, 임피던스 제어 및 EMI 성능을 위해 6층 이상이 필요한 경우가 많습니다.

핵심 원칙: 신호층은 끊김 없는 그라운드층을 기준으로 하고, 전원층과 그라운드층을 가깝게 배치하며, 층간 전환에서 리턴 전류의 연속성을 확보합니다. 대칭적인 스택업은 보드 휨을 줄입니다. 일반 FR-4의 유리섬유 직조 효과는 유리섬유의 유전율(Dk≈6)과 수지의 유전율(Dk≈3) 차이로 멀티기가비트 차동쌍의 스큐를 만들 수 있습니다. IPC-2141A에서 언급하는 확산 유리섬유 사용 또는 비스듬한 배선이 완화 방법이 될 수 있습니다.

임피던스는 배선 폭, 절연층 두께, 동박 두께, 적층재의 유전율에 따라 달라집니다. 제조 공차도 결과에 영향을 주므로 제조업체의 실제 데이터를 사용합니다. JLCPCB 임피던스 계산기에서 기판 유전율과 프리프레그 두께를 확인할 수 있습니다. 원문에 제시된 제어 임피던스 생산 공차는 ±10%입니다.

JLCPCB 온라인 임피던스 계산기 화면.

중요 신호망의 배선 우선순위

모든 신호가 같은 우선순위를 갖지는 않습니다. 임피던스 불연속, 타이밍 불일치, 전자파 간섭에 민감한 신호망을 배선 시작 전에 식별합니다.

일반적인 우선순위는 다음과 같습니다.

1. 클록 신호
2. 차동쌍(PCIe, USB, 이더넷, HDMI)
3. DDR 메모리 버스
4. RF 전송선로
5. 아날로그 기준 신호
6. 나머지 디지털 신호
7. 저속 GPIO 및 제어 신호

클록의 타이밍 오류는 시스템 전체로 퍼질 수 있어 우선 처리합니다. 차동쌍은 배선 밀도가 높은 곳에서 긴밀하게 결합하거나, 최신 멀티기가비트 직렬 인터페이스에서 흔한 방식처럼 제어된 간격의 느슨한 결합을 사용할 수 있습니다. 어느 쪽이든 설계 조건에 맞는 일정한 간격이 필요합니다.

연속된 리턴 경로와 누화 방지

모든 신호 전류는 폐회로를 이룹니다. 신호가 트레이스를 따라 흐를 때 리턴 전류는 가장 가까운 기준면을 통해 돌아갑니다. 분할된 면, 빈 영역, 불필요한 층간 전환으로 경로가 끊기면 전류가 우회해 루프 인덕턴스, 방사, 신호 왜곡이 증가합니다. 고속 신호는 연속된 그라운드층 위에 배선하고 기준면 분할선을 가로지르지 않으며 기준면 변경을 최소화합니다.

인접한 단일 종단 배선 사이를 배선 폭의 3배 이상 띄우는 3W 규칙은 용량성·유도성 결합을 줄이기 위한 경험칙입니다. PCIe Gen5, USB4, DDR5처럼 빠른 인터페이스에서는 이 규칙만 믿지 말고 SI 시뮬레이션으로 확인합니다.

최소 배선 폭과 간격, PTH 환형 링 크기를 보여주는 PCB 제조 기준.

고속 PCB 레이아웃 기법

차동쌍과 제어 임피던스 배선

차동 신호는 단일 종단 신호에 비해 잡음 내성과 EMI 측면에서 유리해 여러 고속 인터페이스에 사용됩니다. 차동쌍의 간격, 배선 형상, 층간 전환, 전기적 길이를 대칭으로 유지하고 연속된 기준면을 제공해야 합니다.

간격이 갑자기 달라지면 차동 임피던스가 변해 반사와 모드 변환이 증가합니다. 한쪽 배선에만 비아를 넣지 말고, 두 신호가 층을 바꿔야 한다면 동일한 비아 구조로 함께 전환합니다.

일반적인 배선 폭과 약 10 GHz 미만의 조건에서 90° 모서리가 항상 문제가 되는 것은 아니지만, 임피던스 연속성을 고려해 45° 꺾임이나 완만한 곡선을 선호합니다. 절연층·동박 두께, 에칭 보정, 적층재의 제조 공차를 제조업체와 초기에 확인합니다.

서펜타인 배선과 타이밍 정합

길이 정합의 목적은 모든 배선의 물리적 길이를 같게 만드는 것이 아니라 타이밍 조건을 충족하는 것입니다. DDR 메모리 버스, 고속 병렬 인터페이스, 일부 차동쌍에서는 신호 도착 시간 차이가 허용 스큐 이내여야 합니다. 자연스러운 배선 길이 차이가 허용 범위를 넘을 때 서펜타인 배선으로 지연을 더합니다.

필요한 신호에만 적용하고 가능하면 수신단 근처에 배치합니다. 구간 간격을 일정하게 유지하고 인접 구간 사이에 3W 간격을 검토하며, 자체 결합이 커지는 조밀한 왕복 배선을 피합니다.

지나친 서펜타인 배선은 오히려 지연의 불확실성을 키울 수 있습니다. DDR4의 데이터 바이트 레인은 수십 mil 수준의 길이 정합이 요구될 수 있지만, 주소·명령 버스에는 메모리 토폴로지에 따른 별도 타이밍 예산이 적용됩니다.

클록 배선 요령

클록은 디지털 시스템의 타이밍 기준입니다. 품질이 나빠지면 셋업·홀드 시간, 동기화, 시스템 신뢰성에 영향을 줍니다. 클록 배선은 가능한 짧게 하고 비아 수를 줄이며 기준면을 연속적으로 유지합니다. 스위칭 전원장치와 잡음이 많은 병렬 버스에서 떨어뜨리고 다른 고속 신호와의 간격도 확보합니다.

여러 지점에 클록을 공급할 때는 전기적 길이를 맞춰 스큐를 줄입니다. 분배 구조상 필요한 경우가 아니면 과도한 분기를 피하고, 차동 클록은 꺾임과 층간 전환에서도 쌍의 대칭성을 유지합니다.

층간 전환, 스티칭 비아와 기준면 관리

비아에는 기생 인덕턴스·커패시턴스와 임피던스 불연속이 생깁니다. 중요 신호는 가능하면 한 층에서 배선합니다. 층을 바꿔야 할 때는 차동쌍을 함께 전환하고 비아 스텁을 줄입니다. 매우 빠른 인터페이스에서는 백드릴을 검토하고, 신호 비아 옆에 그라운드 스티칭 비아를 넣어 기준면 사이의 리턴 경로를 짧게 만듭니다.

고속 PCB 배선 예제: DDR4 인터페이스

다음은 6층 PCB에 2400 MT/s DDR4 메모리 인터페이스를 배선하는 예시입니다.

스택업과 목표 임피던스

대칭적인 6층 구성(SIG/GND/PWR/SIG/GND/SIG)을 사용해 고속 배선층 옆에 기준면을 둡니다. 주소·명령·DQ 등 단일 종단 DDR 신호의 목표는 50 Ω, 차동 클록쌍은 100 Ω입니다. 배선 폭과 간격은 일반적인 가정이 아니라 제조업체의 임피던스 자료로 계산합니다.

동박 두께, 프리프레그, 코어 치수를 표시한 6층 PCB 적층 구조.

DDR4 배선 순서

1단계: 클록부터 배선합니다. 차동 클록을 다른 메모리 신호보다 먼저 한 층에 배선합니다. 불필요한 비아를 피하고 연속된 그라운드층 위에서 차동 간격을 일정하게 유지합니다.

2단계: 주소·명령 신호를 배선합니다. DDR4의 플라이바이 토폴로지에 맞춰 장치를 순서대로 지나가게 하고 분기 길이를 줄이며 기준면을 연속적으로 유지합니다.

3단계: 데이터 바이트 레인을 배선합니다. DQ, DQS 차동쌍, DM을 한 그룹으로 다룹니다. 레인 안에서 DQ의 전기적 길이를 맞추고 DQS 간격을 유지하며 인접 레인 사이의 누화를 줄입니다.

4단계: 리턴 경로를 확인합니다. 층간 전환 위치에 그라운드 스티칭 비아를 배치해 리턴 전류 경로의 불연속을 줄입니다.

5단계: 나머지 신호를 배선합니다. 최적화한 고속 채널을 방해하지 않도록 저속 제어 신호를 연결합니다.