디지털 회로 타이밍 분석: 셋업·홀드 타임, 지연과 클록 스큐

최초 게시일 Aug 19, 2026, 업데이트 되였습니다. Aug 19, 2026

1 분

이 글은 디지털 회로의 전파 지연 시리즈 두 번째 편입니다. 디지털 회로 설계에서는 논리 기능뿐 아니라 타이밍도 정확해야 합니다. 클록 주기는 회로의 동작 주파수와 처리 속도를 결정하며, 마이크로컨트롤러, FPGA, ASIC 기반 시스템은 정해진 타이밍 제약 조건을 충족해야 올바르게 동작합니다. 이 글에서는 셋업 타임, 홀드 타임, 전파 지연, 오염 지연(최소 지연), 클록 스큐의 관계를 실제 계산 예제와 함께 살펴봅니다. 디지털 논리의 기본 구성은 디지털 논리 설계 기초 글에서 확인할 수 있습니다.

디지털 설계의 주요 타이밍 매개변수

조합 논리 블록의 타이밍을 분석할 때는 다음 세 가지 값을 중점적으로 확인합니다.

Tpd(전파 지연, 최대값): 조합 논리 소자를 통과할 때 발생할 수 있는 가장 긴 지연입니다. 셋업 타임 검사에 사용합니다.
Tcd(오염 지연, 최소값): 조합 논리 소자를 통과하는 가장 짧은 지연입니다. 홀드 타임 검사에 사용합니다.
클록 주기(Tclk): 해당 경로에 적용되는 연속된 클록 에지 사이의 시간입니다.

전파 지연과 오염 지연의 차이

전파 지연(Tpd, max)은 게이트나 논리 블록을 통과하는 최악 조건의 최대 지연입니다. 가장 늦게 도착하는 데이터가 셋업 조건을 만족하는지 확인할 때 사용합니다.

디지털 회로의 전파 지연 타이밍 파형

오염 지연(Tcd, min)은 게이트나 논리 블록을 통과하는 최선 조건의 최소 지연입니다. 변경된 신호가 캡처 플립플롭에 가장 빨리 도착하는 시점을 계산하고 홀드 조건을 검사할 때 사용합니다.

클록 스큐란?

클록 스큐(Clock Skew)는 송신 플립플롭과 수신 플립플롭에 클록이 도착하는 시점의 차이입니다. 클록 트리의 불균형, 배선 길이 차이, 버퍼, 합성 및 CTS 설정, 로컬 클록 게이팅, PLL 또는 버퍼 삽입 지터 등이 원인이 될 수 있습니다.

양의 스큐: 캡처 클록이 런치 클록보다 늦게 도착합니다.
음의 스큐: 캡처 클록이 런치 클록보다 일찍 도착합니다.

임계 경로의 셋업 여유를 늘리기 위해 스큐를 의도적으로 활용하기도 합니다. 다만 이 경우에도 홀드 제약 조건이 충족되는지 함께 검증해야 합니다.

셋업 타임

셋업 타임(Tsu)은 유효 클록 에지가 들어오기 전에 플립플롭 입력 데이터가 안정적으로 유지되어야 하는 최소 시간입니다. 데이터가 너무 늦게 도착하면 캡처 플립플롭이 잘못된 값을 샘플링하거나 메타안정성 상태에 들어갈 수 있습니다.

플립플롭 셋업 타임 타이밍 다이어그램

검사 기준: 송신 플립플롭에서 출발한 데이터의 최대 전파 지연을 고려해 다음 캡처 에지보다 충분히 일찍 도착하는지 확인합니다.

홀드 타임

홀드 타임(Thold)은 유효 클록 에지가 들어온 뒤에도 입력 데이터가 안정적으로 유지되어야 하는 최소 시간입니다. 새 데이터가 지나치게 빨리 도착하면 캡처 플립플롭의 내부 샘플링이 끝나기 전에 입력이 바뀌어 잘못된 값을 저장할 수 있습니다.

검사 기준: 새 데이터의 가장 빠른 도착 시점은 Tcq + Tcd로 계산합니다. 이 값은 캡처 플립플롭의 홀드 구간이 끝나기 전에 입력에 도달해서는 안 됩니다.

디지털 회로의 타이밍 경로

일반적인 동기식 타이밍 경로는 다음과 같습니다.

런치 에지(플립플롭 A) → Tcq(Clock-to-Q) → 조합 논리 → Tpd/Tcd → 캡처 플립플롭 B → 셋업·홀드 검사

런치 이벤트: 플립플롭 A는 클록 이벤트 후 새로운 데이터를 출력합니다. 이 데이터는 조합 논리를 통과합니다.
캡처 이벤트: 플립플롭 A의 출력은 플립플롭 B의 입력이 되며, B는 다음 유효 클록 에지에서 데이터를 샘플링합니다.

타이밍 방정식

셋업 검사:

셋업 타임 검사 방정식

홀드 검사:

홀드 타임 검사 방정식

Jclk는 클록 지터입니다. 실제 정적 타이밍 분석(STA)에서는 사용하는 도구의 부호 규칙에 따라 지터를 적용하며, 보수적으로 사용 가능한 타이밍 여유를 줄이는 방향으로 반영합니다.

단일 사이클 경로 계산 예제

조건:

Tclk = 5.0 ns
Tskew = +0.10 ns(캡처 클록이 0.1 ns 늦게 도착)
Tcq = 0.12 ns
Tpd = 2.80 ns
Tsu = 0.08 ns
Tcd = 0.02 ns
Thold = 0.05 ns

셋업 검사: 필요한 주기는 Tcq + Tpd + Tsu - Tskew = 0.12 + 2.80 + 0.08 - 0.10 = 2.90 ns입니다. 셋업 슬랙은 5.00 - 2.90 = 2.10 ns이므로 조건을 충족합니다.

홀드 검사: 사용 가능한 홀드 시간은 Tcq + Tcd - Tskew = 0.12 + 0.02 - 0.10 = 0.04 ns입니다. 홀드 슬랙은 0.04 - 0.05 = -0.01 ns이므로 10 ps의 홀드 위반이 발생합니다.

이처럼 셋업 여유가 충분하더라도 경로가 지나치게 빠르면 홀드 위반이 발생할 수 있습니다.

주요 타이밍 위반 원인과 해결 방법

셋업 위반

경로가 너무 긴 경우: 파이프라인 또는 레지스터를 추가하거나, 논리 깊이를 줄이고 알고리즘 구조를 조정합니다.
느린 공정 코너: 구동력이 큰 라이브러리 셀을 사용하거나 배선을 개선해 Tpd를 줄입니다. VDD 조정은 공정·라이브러리 규격과 전력 및 신뢰성 한도 안에서만 검토해야 합니다.

홀드 위반

경로가 너무 빠른 경우: 버퍼나 인버터를 추가하거나 배치·배선 단계에서 최소 지연 셀을 삽입하고 배선 길이를 조정합니다.
제약 조건 문제: 여러 클록 주기를 사용할 수 있도록 설계된 경로라면 STA에 멀티사이클 경로를 정확히 지정합니다. 멀티사이클 제약은 단순히 홀드 위반을 숨기는 용도로 사용해서는 안 되며, 셋업과 홀드 제약을 함께 검토해야 합니다.

유용한 스큐, 멀티사이클 경로와 리타이밍

유용한 스큐: 홀드 조건을 유지하면서 임계 경로의 셋업 여유를 확보하도록 클록 도착 시간을 조정하는 고급 기법입니다.
멀티사이클 경로: 아키텍처상 여러 사이클이 허용되는 경로에 적절한 STA 제약을 설정합니다.
리타이밍: 레지스터 위치를 조정해 조합 논리 지연을 여러 단계에 보다 고르게 분배합니다.

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결론

디지털 회로에서 셋업 검사는 최대 지연을, 홀드 검사는 최소 지연을 기준으로 합니다. 오염 지연과 클록 스큐는 두 검사 모두에 직접 영향을 주므로 기능 검증과 함께 타이밍 분석을 수행해야 합니다. 관련 기초 내용은 디지털 전자 회로 기초에서 확인할 수 있습니다.

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