그래핀 히트 스프레더로 SOI 칩 핫스팟을 줄이는 원리

SOI의 전기적 장점이 열 문제로 바뀌는 이유

칩 전체의 평균 온도가 높지 않아도 트랜지스터 채널처럼 작은 영역에 전력이 집중되면 국부 핫스팟이 생깁니다. 소자가 작아지고 가까운 채널이 동시에 스위칭하면 각 온도장이 겹치면서 국부 온도는 패키지 외부에서 추정한 값보다 높아질 수 있습니다.

SOI(silicon-on-insulator)는 얇은 활성 실리콘층과 실리콘 기판 사이에 매립 산화막(buried oxide, BOX)을 둡니다. 이 산화막은 전기적 절연을 높이고 기생 커패시턴스를 줄이는 데 도움이 되지만 열전도율이 낮습니다.

Samia Subrina, Dmitri Kotchetkov, Alexander Balandin의 모델은 실리콘 열전도율을 155 W/(m·K), 이산화규소를 1.38 W/(m·K)로 설정했습니다. 전기적으로 유용한 절연층이 수직 열 흐름에서는 병목이 되는 이유입니다.

일반적인 열 경로는 활성 영역에서 BOX와 기판을 거쳐 아래쪽 히트 싱크로 이어집니다. 여러 채널의 열장이 겹치는 상황에서는 단순히 패키지 외부의 히트 싱크를 키우는 것만으로 채널 부근 병목을 해소하기 어려울 수 있습니다.

횡방향 열 확산은 냉각원이 아니라 우회 경로

2009년 연구는 BOX와 실리콘 기판 사이에 그래핀 또는 소수층 그래핀을 배치하고, 시트 양 끝을 히트 싱크와 연결하는 구조를 제안했습니다. 그래핀은 열을 소비하지 않습니다. 활성 영역에서 들어온 열을 면내 방향으로 넓게 퍼뜨려 더 차가운 경계로 전달하는 역할을 합니다.

즉, 기존 SOI 구조의 좁은 수직 경로에 측면 우회로를 추가하는 개념입니다. 총 발열량이 같아도 열이 한곳에 머무는 시간을 줄이고 더 넓은 면적으로 분산하면 최대 온도를 낮출 수 있습니다. 다만 끝단에 열을 받아 줄 싱크가 없다면 그래핀은 닫힌 시스템 안에서 열을 재분배할 뿐입니다.

고품질 부유 그래핀은 상온에서 3,080~5,300 W/(m·K)의 높은 열전도율이 보고되었습니다. 연구진은 내장된 시트의 성능 저하를 고려해 모델에서 1,000~5,000 W/(m·K) 범위를 사용했습니다. 실제 유효값은 크기, 온도, 가장자리 산란, 결함, 주름과 주변 재료의 영향을 받습니다.

위 그림은 연구 내용을 바탕으로 다시 구성한 설명도이며 실험 사진이 아닙니다.

유한요소 모델이 실제로 검토한 조건

연구진은 정상상태 열전도 방정식을 유한요소법(FEM)으로 계산했습니다. 구조를 작은 영역으로 나누고 각 영역에서 발생·전달되는 열이 평형에 도달할 때까지 온도장을 구한 수치 해석입니다. 실제 제작 칩을 직접 측정한 실험이 아니라 동일한 가정 아래 구조를 비교한 타당성 연구입니다.

모델에는 두께 500 μm의 실리콘 기판, 100 nm의 매립 산화막과 25 nm의 표면 실리콘층이 사용되었습니다. 직사각형 트랜지스터 채널 간격은 10 μm였습니다. 기판 바닥과 그래핀 양 끝은 300 K로 고정하고 다른 외부 표면은 단열 조건으로 두었습니다.

이 경계조건은 결과 해석에 중요합니다. 그래핀 끝을 300 K로 고정한 것은 냉각단과 효과적으로 연결된 이상적인 조건을 의미합니다. 외부 표면을 단열 처리하면 대류와 복사를 제외해 추가 전도 경로의 효과를 분리할 수 있지만 실제 패키지보다 단순한 모델이 됩니다.

여러 핫스팟에서 열 확산 효과가 커지는 이유

단일 트랜지스터의 온도는 채널에서 멀어질수록 낮아집니다. 가까운 여러 트랜지스터가 동시에 열을 내면 온도 분포가 겹쳐 소자 사이 영역이 충분히 식지 않습니다. 각 소자는 이웃이 만든 높은 배경 온도 위에서 동작하게 되며, 평균 칩 온도만으로는 이런 thermal crosstalk를 놓칠 수 있습니다.

횡방향 스프레더는 여러 열원에서 에너지를 모아 가장자리로 전달합니다. 시트와 냉각단의 용량이 충분하다면 활성 영역의 밀도가 높을수록 측면 경로의 가치가 커질 수 있습니다. 연구의 단일 MOSFET과 7개 활성 핑거 비교는 이 효과를 확인하기 위한 것입니다.

이 그림은 Subrina·Kotchetkov·Balandin(2009)의 수치 결과를 재구성한 설명 자료이며 실험 이미지가 아닙니다.

70 K·11%·23% 결과를 과장 없이 읽는 방법

각 활성 채널의 선형 전력밀도를 0.5 W/mm로 둔 7개 트랜지스터 조건에서 히트 스프레더를 추가했을 때 모델의 최대 핫스팟 온도는 약 70 K 낮아졌습니다. 별도 비교에서는 단일 MOSFET에서 약 11%, 7개 핑거 구조에서 약 23% 감소가 보고되었습니다.

이 값은 다른 칩에 그대로 적용할 수 있는 성능 보증이 아닙니다. 채널 수와 간격, 소자 형상, 기판 두께, 칩 크기, 발열, 가정한 그래핀 열전도율과 냉각단 온도에 따라 결과가 달라집니다. 올바른 해석은 “이 모델과 경계조건에서는 측면 열 경로가 최대 온도를 유의미하게 낮췄다”는 것입니다.

논문은 스프레더가 있는 경우와 없는 경우의 시뮬레이션 온도 프로파일을 비교했습니다. 표준화된 제품 벤치마크나 양산 칩의 실측 수율을 제시한 것은 아닙니다.

모델을 실제 칩으로 구현할 때의 핵심 과제

1. 계면 열저항

열은 산화막에서 그래핀으로, 다시 그래핀에서 히트 싱크로 넘어가야 합니다. 접촉 면적 부족, 불완전한 결합, 오염, 공극, 표면 거칠기와 재료 간 진동 특성 차이는 계면 열저항을 높입니다. 면내 열전도율이 아무리 높아도 입구와 출구가 막히면 스프레더의 용량을 활용할 수 없습니다.

2. 가공 후 그래핀의 물성

큰 고품질 부유 그래핀과 산화막·실리콘 사이에 내장된 가공 시트는 동일하지 않습니다. 가장자리 산란, 주름, 결함, 잔류물과 온도가 유효 열전도율을 낮출 수 있습니다. 소수층 그래핀은 이상적인 단일층보다 고유 열전도율이 낮을 수 있지만 단면적과 기계적 안정성 측면에서 실용적인 절충안이 될 수 있습니다.

3. 냉각단 연결

스프레더는 중간 경로이지 최종 방열 지점이 아닙니다. 끝단의 겹침 면적이 작거나 이동 거리가 너무 길고, 연결된 싱크 자체의 온도가 올라가면 이상적인 효과는 크게 줄어듭니다. 소자, 그래핀, 계면, 패키지와 외부 히트 싱크를 하나의 열저항 네트워크로 모델링해야 합니다.

설계 시 고려 사항

• 평균 접합온도뿐 아니라 공간적으로 가장 높은 핫스팟 온도를 평가합니다.
• 그래핀의 명목 열전도율만 사용하지 말고 내장 상태의 유효 물성과 두께를 사용합니다.
• 그래핀-SiO₂ 및 그래핀-싱크의 계면 열저항을 포함합니다.
• 냉각단을 이상적인 고정 온도로 가정한 결과와 실제 패키지 조건을 구분합니다.
• 단일 열원뿐 아니라 동시에 동작하는 여러 채널의 thermal crosstalk를 모델링합니다.
• 제조 편차와 장기 신뢰성을 시험 구조와 실측으로 검증합니다.

더 넓은 열 설계 관점

이 연구의 핵심은 하나의 고성능 재료가 모든 냉각 문제를 해결한다는 주장이 아니라 열 경로를 설계해야 한다는 점입니다. 회로 배치는 열이 발생하는 위치를, 유전체는 수직 이동을, 스프레더는 측면 확산을, 패키지와 싱크는 최종 배출을 결정합니다. 어느 한 구간의 열저항이 크면 전체 경로가 제한됩니다.

이 원리는 절연층이나 적층 구조 때문에 수직 열 흐름이 제한되는 3D 회로에도 참고할 수 있습니다. 다만 적용 가능성을 입증하려면 실제 구조의 계면, 공정 호환성, 전기적 영향과 수명 데이터를 별도로 검증해야 합니다.

그래핀 히트 스프레더 FAQ

그래핀 스프레더와 기존 하부 히트 싱크의 차이는 무엇인가요?

하부 싱크는 주로 기판을 통해 수직으로 이동한 열을 받습니다. 그래핀 스프레더는 먼저 국부 열을 측면으로 분산한 뒤 측면 싱크 또는 하부 싱크와 연결된 구조로 전달합니다. 두 방식은 보완적이며 그래핀은 최종 히트 싱크를 대체하지 않습니다.

보고된 70 K 감소를 다른 칩에도 적용할 수 있나요?

적용할 수 없습니다. 특정 전력밀도, 형상, 물성 및 300 K 경계조건을 사용한 유한요소 모델의 결과입니다. 다른 소자는 자체 패키지 모델과 실험 검증이 필요합니다.

계면 열저항이 높은 열전도율의 효과를 없애는 이유는 무엇인가요?

열이 그래핀 내부를 이동하기 전에 산화막-그래핀 경계를 통과하고, 이동 후에는 그래핀-싱크 경계를 통과해야 합니다. 접촉이 나쁘면 이 두 경계가 병목이 되어 높은 면내 열전도율을 충분히 활용할 수 없습니다.

결론: SOI 열 관리에서 그래핀의 역할

유한요소 연구는 잘 연결된 횡방향 그래핀층이 SOI 구조의 국부 온도를 낮출 가능성을 보여주며, 특히 여러 활성 소자의 온도장이 겹칠 때 효과가 커질 수 있음을 제시합니다. 그러나 실제 구현에는 계면 열저항, 가공 후 재료 품질, 싱크 연결, 제조 편차와 장기 신뢰성 검증이 필요합니다.

이 내용은 그래핀 또는 SOI 반도체 제조 서비스에 대한 JLCPCB의 제공 범위를 의미하지 않습니다. 완성 IC를 사용하는 PCB의 열 확산, 동박 면적, 서멀 비아와 보드 제작 조건을 검토할 때는 별도의 PCB 열 설계를 적용해야 합니다.

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