ウェハレベルパッケージング（WLP）完全ガイド：プロセス、種類、利点、および応用

現代のエレクトロニクスは、ある深刻な限界に直面しています。それは、チップのパッケージング方法を再考しなければ、デバイスを小型化し続けることはできないということです。PCBのスペースが狭くなり、信号速度が向上するにつれて、従来のパッケージング方法では、サイズ、寄生損失、非効率性が大きくなりすぎます。

ウェハレベルパッケージング（WLP）は、ダイシング前にウェハ上に直接インターネットを形成することでこの問題に対処し、基板を排除して信号経路を短縮します。その結果、より高い集積密度、より低い寄生効果、より優れた高周波性能を備えたチップスケールパッケージが実現し、スマートフォン、IoT、自動車システムで広く使用されています。

このガイドでは、WLPのプロセスフロー、主要なタイプ（ファンイン、ファンアウト、WLCSP）、利点と制限、実際のエンジニアリングでの使用例、および実用的なPCB設計上の考慮事項について学びます。

図： ダイシング前に実行されるウェハレベルパッケージングと、ダイシング後に実行される従来のパッケージング

ウェハレベルパッケージング（WLP）とは？

ウェハレベルパッケージング（WLP）は、集積回路がダイシング前にウェハ段階でパッケージングされる半導体パッケージングプロセスであり、より小さなサイズ、より良い性能、そしてより低いコストを可能にします。

最初にウェハを切断して個々のダイを後でパッケージングする従来の方法とは異なり、WLPパッケージは従来の封止を排除し、製造プロセスを合理化します。この直接的なアプローチにより、ウェハレベルチップスケールパッケージ（WLCSP）が生まれました。これは、最終的なパッケージのサイズがベアダイ自体と実質的に同一であることを意味します。

図： RDL、UBM、はんだバンプを示すWLPの断面図

ウェハレベルパッケージング：電気的性能特性

単なるサイズ削減を超えて、WLPの真の力はその電気的特性にあります。ダイが中間のワイヤボンドや厚い基板を介さずにPCBに直接接続されるため、独自のWLP電気性能特性を備えています。これには以下が含まれます：

• 低い寄生インダクタンス（L）： 高周波特性を向上させます
• 低い抵抗（R）： 伝導損失を低減します
• 縮小されたループ面積： EMIとリンギングを最小限に抑えます

より短いインターネットはループインダクタンスを低減し、インピーダンス制御を改善し、信号リンギングを最小限に抑えます。これにより、WLPは高周波RFフロントエンド、5Gミリ波コンポーネント、高速デジタルトランシーバーにとって絶対に不可欠なものとなっています。

ウェハレベルパッケージングと従来のパッケージング：主な違い

ウェハレベルパッケージングと従来のパッケージングを比較する場合、最も大きな違いは動作の順序にあります。従来のパッケージングはワイヤボンディングまたはリードフレームに依存しており、体積フットプリントを大幅に増加させます。

対照的に、WLPはこれらのための中間構造を排除し、ワイヤボンディングと比較してインターネット長を約30〜60%短縮し、これは直接的に高速な信号伝播につながります。

ウェハレベルパッケージングのプロセスフロー

ウェハレベルパッケージングのプロセスフローは、フォトリソグラフィ、成膜、エッチングの高度なシーケンスです。重要なステップを詳しく見ていきましょう。

図： バンピングからダイシングまでの段階的なウェハレベルパッケージングプロセスフロー

ウェハ製造（FEOL/BEOLコンテキスト）

これは、ブランクのシリコンウェハ上でアクティブトランジスタ（FEOL）と内部メタル配線（BEOL）が完了する基礎的なステップです。

再配線層（RDL）の形成

再配線層（RDL）は、ダイの周辺I/Oパッドをエリアアレイに再配線します。これには、微細な導電トレースを作成するための精密なフォトリソグラフィマスキングと銅電解めっきが含まれます。高度なRDLプロセスでは、サブ5 µmのライン/スペース解像度を持つセミアディティブ銅めっきが使用され、厳密なリソグラフィ位置合わせ公差が必要です。

パッシベーションと保護

繊細な銅トレースを保護するために、ポリイミド誘電体層がウェハ上にスピンコートされます。これにより、必要な電気的絶縁が提供され、機械的応力が緩和されます。ポリイミドの厚さと硬化条件は、応力分布と長期信頼性に直接影響を与えます。

アンダーバンプメタラジー（UBM）

はんだが適用される前に、UBM層が堆積されます（多くの場合、スパッタリングまたは電解めっきによる）。これらの密着層とバリア層は、はんだが銅RDLに拡散するのを防ぎます。不適切なUBM設計は、金属間化合物の成長やはんだ接合部の早期破壊につながる可能性があります。

はんだバンピング

次に、通常はSnAgCu（SAC）マイクロバンプであるはんだ合金がUBM上に堆積されます。これらは、最終的なPCB組み立てのための物理的および電気的接続を形成します。バンピングは、ピッチと量の要件に応じて、電解めっきまたはステンシル印刷を使用して実行できます。

ウェハ薄化

ウェハの全体的なZ高さを低減するために、バックグラインディングが実行されます。ウェハ薄化は、超薄型モバイルエレクトロニクスにとって重要なステップです。過度の薄化は、後続の処理中にウェハの脆弱性と取り扱いリスクを増大させます。

ウェハダイシング

最終段階では、個々のチップスケールパッケージを生成するためにウェハが個片化されます。このフェーズの前に導入されたRDL欠陥は総歩留まりを直接損なうため、厳格な製造現実を維持するための高グレードのクリーンルーム環境の絶対的な必要性が確固たるものになります。機械的またはレーザーダイシングは、アクティブダイ領域に亀裂が伝播する可能性があるエッジチッピングを最小限に抑える必要があります。

ウェハレベルパッケージングの種類

デバイスの複雑さが増すにつれて、さまざまな入力/出力（I/O）密度に対応するために、異なる形状が進化してきました。

ファンインウェハレベルパッケージング（FI-WLP / ファンインWLCSP）

ファンインウェハレベルパッケージングでは、すべてのRDLトレースとはんだバンプがシリコンダイのフットプリント内に完全に制約されます。バンプはダイの面積を超えることができないため、ファンインWLCSPは通常、I/O要件が限られたチップに制限されます。

ウェハレベルチップスケールパッケージ（WLCSP）

標準的なWLCSPパッケージは、ファンインテクノロジーの最も純粋な形態です。そのサイズはダイと等しいため、モバイルICの使用や電源管理チップの主要な選択肢となっています。

ファンアウトウェハレベルパッケージング（FO-WLP / FOWLP）

チップがその表面積で許容されるよりも多くの接続を必要とする場合、エンジニアはファンアウトウェハレベルパッケージング（FOWLP）に頼ります。ここでは、個片化されたダイが人工エポキシ成形化合物に埋め込まれます。RDLは元のダイを超えてこの成形領域に延長され、はるかに大きなバンプアレイを可能にします。TSMCやASE Groupなどの業界大手は、現代のスマートフォンプロセッサをサポートするために高密度FOWLPを先駆けて開発してきました。

3Dウェハレベルパッケージング

3Dウェハレベルパッケージングは、シリコン貫通ビア（TSV）を使用して複数のアクティブシリコンダイを垂直に積層します。この技術により、メモリとプロセッサ間の距離が大幅に短縮され、極めて高い帯域幅が実現します。

ウェハレベルパッケージングの比較

図： ファンイン、ファンアウト、3Dウェハレベルパッケージングアーキテクチャの違い

ウェハレベルパッケージングで使用される材料と技術

WLPの信頼性は、ウェハレベルパッケージング材料の正確な選択に完全に依存しています。

主要な材料は感光性ポリイミドであり、その理想的な誘電率（約3.0〜3.5）と熱安定性により、パッシベーションに使用されます。導電経路には、通常5〜20 µmの厚さのRDL銅が使用されます。

UBM層は通常、TiW/Cu/Ni/Au（チタン-タングステンバリア層、銅シード層、ニッケルバリア層、金酸化防止層）などの堅牢な多金属スタックで構成されます。ここでの重要な工学的制約は、シリコンダイ、はんだ合金、最終的なPCB間の熱膨張係数（CTE）の不一致を管理することです。

ウェハレベルパッケージングの主な利点

ウェハレベルパッケージングの中心的な利点は、現代のハードウェア設計における最も差し迫った制約に直接対処します。

ウェハレベルパッケージングの課題と制限

• 反り（CTEミスマッチ）： 深刻な熱膨張差（例：シリコンは約2.6 ppm/°C、標準的なPCB FR4は約15 ppm/°C）によって引き起こされます。
• コーナーはんだ疲労： はんだ接合部は、中性点からの距離（DNP）が最大であるため、最も高い機械的ひずみを受けます。
• 歩留まり感度： パッケージが直接インターネットとして機能するため、配置中に単一のはんだバンプが故障した場合、通常、デバイス全体が拒否されます。

ウェハレベルパッケージングを使用すべきでない場合

エンジニアリング設計の重要な部分は、トレードオフを理解することです。WLPは一般的に以下には推奨されません：

• 高電力アプリケーション： 熱放散が限られています
• 大型ダイ： DNP応力の増加
• 少量生産： コスト効率が悪い

コスト分析：ウェハレベルパッケージングはより手頃な価格か？

ウェハレベルパッケージングのコストを評価するには、初期設備投資（CapEx）と量産時のユニット価格を分離する必要があります。高度なRDLリソグラフィとウェハバンピングに必要な機械は、資本集約的です。

標準的なWLPコストの内訳は次のとおりです：

• マスクコスト（NRE）： 精密フォトリソグラフィマスクのための非常に高い初期費用。
• RDLコスト： 層数とより厳しいライン/スペース解像度要件に応じて直線的に増加します。
• 歩留まり損失の影響： パッケージング欠陥は、使用可能な既知良品ダイ（KGD）の最終出力を直接削減します。

ただし、パッケージングがウェハ全体で同時に実行されるため、この規模の経済は通常、生産量が100万〜200万ユニットを超えると（プロセスノードによって異なります）、標準的なBGAに対するコスト効率のしきい値を超え、WLPは大量市場向けハードウェアにとって大幅に安価になります。

図： 生産量が増加するにつれてWLPのコスト効率が向上することを示すグラフ

ウェハレベルパッケージングにおける信頼性とテスト

WLPの信頼性を保証するには、チップが市場に出る前に厳格な機械的および熱的検証が必要です。ファウンドリは、厳格なJEDECテスト基準を使用してこれらのコンポーネントをテストします。一般的な評価には以下が含まれます：

• 温度サイクル試験： -40°Cから+125°Cまで急速に変化させ、重要なコーナーボールのCTE関連の応力破壊を誘発および測定します。
• 落下試験： 繊細なマイクロバンプが消費者環境での落下に耐えられることを保証するための機械的評価。
• 耐湿性レベル（MSL）： リフロープロセス前に内部ポリマー層が周囲の湿気を吸収しないことを保証するためのテスト。

ウェハレベルパッケージングの用途

ウェハレベルパッケージングは、小型化、高周波性能、集積密度が重要視される場所で広く使用されています。

スマートフォンとウェアラブル

WLPが選ばれる理由： 超小型フットプリント、低寄生効果、薄型プロファイル

影響： 高密度PCBレイアウト、効率的な電力供給、RF性能の向上

PMIC、RFフロントエンドモジュール、センサーインターフェースで使用されます。

MEMSセンサー

WLPが選ばれる理由： ウェハレベル（多くの場合、準密閉）シーリング、バッチパッケージング

影響： 一貫したキャビティ条件、センサー精度の向上、低コスト

加速度計やジャイロスコープで一般的です。

自動車エレクトロニクス

WLPが選ばれる理由： コンパクトなサイズ、高周波信号整合性

影響： レーダー性能の向上、モジュールサイズの削減

注記： 信頼性のためにアンダーフィルと強力なPCB設計が必要です

IoTデバイス

WLPが選ばれる理由： 最小限のフットプリント、低寄生損失、コスト効率

影響： コンパクトで低消費電力のワイヤレスモジュールとセンサーノードを可能にします

図： スマートフォン、自動車センサー、IoTデバイス、MEMSにわたるWLPの用途

ウェハレベルパッケージングの実際の使用例

実際のハードウェア設計では、ウェハレベルパッケージングはアプリケーションカテゴリではなく、特定の電気的、機械的、製造上の制約によって選択されます。

超微細ピッチPCB統合（WLCSP）

コンパクトな設計では、エンジニアは0.4mm未満のピッチのデバイスを扱う際に、配線の制限に直面することがよくあります。

問題： 高密度I/Oアレイの下でのPCB配線チャネルの制限

WLPの役割： ダイスケールパッケージを直接使用することでフットプリントを最小限に抑えますが、HDI配線を強制します

工学的影響：

• マイクロビアとビアインパッド構造が必要
• PCB層数と製造の複雑さが増加
• 厳格なソルダーマスクとステンシル管理が要求される

Apple Inc.などの企業によるPMICやRFモジュール向けのコンパクトなモバイル設計で広く使用されています。

電源供給ネットワーク（PDN）とRF最適化

最新のチップは、高いスイッチング速度で安定した低インピーダンスの電力供給を必要とします。

問題： 寄生インダクタンスによる電圧降下とノイズ

WLPの役割： 短いインターネット経路が誘導ループを低減します

工学的影響：

• 過渡応答の改善
• IRドロップの低減
• ダイ近傍でのデカップリング効果の向上

QualcommによるモバイルSoCエコシステム、特に5G RFフロントエンドモジュールで広く採用されています。

ボードレベル信頼性（BLR）の課題

実際の展開では、機械的応力が支配的な故障要因になります。

問題： シリコンとPCB間のCTEミスマッチにより、温度サイクル中に応力が発生します

WLPの役割： 直接はんだ接続により応力に対する感度が高まります

工学的影響：

• コーナーボール疲労（高いDNP効果）
• 過酷な環境でのアンダーフィルの必要性
• 厳格なPCB材料選定が必要

WLPは性能を向上させますが、信頼性マージンを狭めます。

基板なしのヘテロジニアス集積（FOWLP）

高度な設計では、複数のダイを単一のパッケージに統合することが増えています。

問題： 従来の基板は厚み、コスト、寄生効果を追加します

WLPの役割： ファンアウトにより、有機基板なしで再配線が可能になります

工学的影響：

• より薄いパッケージ
• より高いインターネット密度
• チップレットスタイルの統合を可能にします

TSMCなどの企業の高度なパッケージングフローで使用されています。

ウェハレベルパッケージングと他の高度なパッケージングの比較

WLP vs BGA

さまざまなBGAパッケージタイプを見ると、ボールグリッドアレイ（BGA）はラミネート基板を使用してI/Oをより広いピッチ（通常0.8〜1.2 mm）にファンアウトします。これによりPCB配線の制約が緩和され、複雑なマイクロビアの必要性が減りますが、体積フットプリントが大幅に増加し、基板トレースを介した寄生インダクタンスが導入されます。一方、WLPは超薄型で直接接続される性質を持ちます。

WLP vs フリップチップ

ウェハレベルパッケージングとフリップチップ（FCBGA）を比較すると、根本的な構造の違いが明らかになります。どちらもマイクロはんだバンプを使用しますが、フリップチップはダイを有機中間インター�ーザまたは基板に取り付け、それをPCBに取り付けます。WLPはこの基板を完全に排除し、ベアダイをメインPCBに直接取り付けます。

WLPで基板がないことは、優れた高周波性能のために信号経路を大幅に短縮しますが、シリコンとFR4ボード間の極端なCTEミスマッチを緩和するために、厳格なボードレベルアンダーフィルも要求されます。

WLP vs システムインパッケージ（SiP）

システムインパッケージ（SiP）は、ロジック、メモリ、RFフロントエンドなど、複数の異なるアクティブおよびパッシブコンポーネントを、複雑な内部基板を利用した単一のモールドモジュールに統合します。対照的に、標準的なWLCSPは通常、単一のモノリシックダイのパッケージングに制限されます。

高度なファンアウトWLP（FOWLP）は、ヘテロジニアスなチップレット統合を通じてこれらの境界を曖昧にしていますが、SiPは現在、異なるシリコンノードを混合するための、より成熟した熱的に寛容なエコシステムを提供しています。

図： 標準的なBGA、フリップチップ、システムインパッケージ（SiP）アーキテクチャに対するWLCSPの比較

ウェハレベルパッケージングからPCB組み立てへ：チップ設計と製造の橋渡し

PCB設計への影響とSMTの課題

WLCSP PCB設計技術を実装することは、スタックアップに大きな影響を与えます。マイクロビアを備えた高密度相互接続（HDI）PCBは、タイトなバンプアレイから配線を引き出すためにほぼ常に必要です。

SMT組み立て中に、完全なはんだ接合部を実現することは非常に困難であり、脆弱なシリコンが割れるのを防ぐためにリフローはんだ付けプロファイルを厳密に制御する必要があります。

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ウェハレベルパッケージングを使用するエンジニアのための設計上の考慮事項

ウェハレベルパッケージングを使用した設計では、保護基板がないため、PCBレイアウト、熱経路、信号動作に細心の注意が必要です。

• フットプリント設計： ファインピッチ（通常0.3〜0.5 mm）は、正確なパッド形状と厳しい公差を要求します。位置合わせやソルダーマスク定義のエラーは、簡単にショートやオープンにつながる可能性があります。
• 熱管理： WLPには熱拡散基板がないため、熱はPCBを介して放散する必要があります。これには、強固なグランドプレーン、サーマルビア、最適化された銅分布が必要です。
• 信号整合性： 短いインターネットは性能を向上させますが、インピーダンス制御が重要になります。特に、ダイの直下に配線される高速信号やRF信号では重要です。
• ボードレベル信頼性（BLR）： シリコンとPCB間のCTEミスマッチは機械的応力を引き起こします。はんだ疲労を防ぐには、適切なパッド設計、アンダーフィル（必要な場合）、材料選定が不可欠です。
• 組み立ての制約： 信頼性の高いはんだ接合部の形成を確実にするために、正確なステンシル設計、制御されたリフロープロファイル、正確な部品配置が必要です。

WLPの設計はレイアウトだけの問題ではありません。電気的性能、機械的信頼性、製造可能性のバランスを取るシステムレベルのアプローチが必要です。

ウェハレベルパッケージ（WLP）のPCB設計ルール

パッドピッチ： 通常0.3〜0.5 mm。配線の引き出しには、多くの場合、マイクロビアを備えたHDIスタックアップが必要です。

パッドタイプ（NSMD vs SMD）： はんだの濡れ性と疲労寿命を向上させるために、NSMD（Non-Solder Mask Defined）パッドを優先します。マスク開口部は銅よりもわずかに大きくします。

ソルダーマスククリアランス： マスクの侵入を避け、一貫した接合部を確保するために、約50 µmの拡張（プロセス依存）を使用します。

ビアインパッド（VIPPO）： 配線の引き出しにしばしば必要です。はんだの吸い上げやボイドを防ぐために、ビアは充填され平坦化される必要があります。

トレース＆スペーシング： メーカーの制限に従ってください（例：タイトなファンアウトの場合は≤75〜100 µmのライン/スペース）。高速ネットワークでは制御されたインピーダンスを維持します。

ステンシル設計： ファインピッチでのブリッジを減らし、ペースト量を制御するために、開口部のサイズ/縮小（多くの場合10〜20%）を最適化します。

銅バランス： リフロー中の反りを最小限に抑えるために、デバイス下の銅分布を均一に保ちます。

アンダーフィル（必要な場合）： 過酷な環境では、アンダーフィルを適用してボードレベル信頼性を向上させ、CTE誘起応力を軽減します。

配置精度： パッドサイズが小さく、自己整合マージンがないため、厳密なピックアンドプレース公差が必要です。

これらのルールを遵守することで、高密度WLPベースの設計において、信頼性の高いはんだ接合部、管理可能な配線、一貫した歩留まりが保証されます。

図： タイトな0.3mmピッチWLCSPレイアウトに使用されるパッド内マイクロビア技術

ウェハレベルパッケージングの将来動向

ウェハレベルパッケージング技術は、高度な半導体システムにおけるより高い集積度、より良い性能、継続的な小型化をサポートするために急速に進化しています。

ファンアウトの成長（FOWLP）：

基板なしでより高いI/O密度を実現し、より薄く効率的なパッケージを可能にするファンアウトウェハレベルパッケージングの採用が増加しています。

チップレット統合：

マルチダイアーキテクチャが主流になりつつあり、歩留まりとスケーラビリティを向上させるために、より小さなダイが単一のパッケージ内で相互接続されます。

ヘテロジニアス統合：

ロジック、メモリ、RF、アナログコンポーネントを1つのパッケージに組み合わせて、システムレベルの性能を最適化し、レイテンシを削減します。

高度なRDLスケーリング：

より高い配線密度と改善された電気的性能をサポートするために、RDLライン/スペース（サブ5 µm）の継続的な縮小。

AIとハイパフォーマンスコンピューティング（HPC）：

AIアクセラレータとHPCシステムからの需要の高まりにより、WLPはより高い帯域幅とより緊密な統合へと押し上げられています。

Intelなどの企業は、これらのトレンドを活用して従来のスケーリング限界を克服する高度なパッケージング戦略を積極的に開発しています。

ウェハレベルパッケージングに関するFAQ

Q: エンジニアはいつBGAよりもウェハレベルパッケージングを選ぶべきですか？

フットプリントの最小化と高周波性能の向上が重要な場合は、WLPパッケージを使用してください。ただし、I/O数が多い場合やPCB配線を容易にしたい場合は、BGAの方が実用的な場合があります。

Q: 実際の製品におけるWLPの主な故障モードは何ですか？

最も一般的な故障には、はんだ接合部の疲労（特にコーナーボール）、CTEミスマッチによるクラック、反りによる組み立て欠陥が含まれます。

Q: なぜWLPは他のパッケージよりもPCB設計に敏感なのですか？

WLPには保護基板がないため、機械的応力がはんだ接合部に直接伝達され、PCBレイアウト、パッド設計、熱膨張制御が重要になります。

Q: WLCSPの典型的なピッチはどれくらいで、なぜそれが重要ですか？

WLCSPのピッチは通常0.3 mmから0.5 mmの範囲です。この小さなピッチは配線の複雑さを増し、多くの場合、マイクロビアを備えたHDI PCBを必要とします。

Q: WLPは高電力アプリケーションで使用できますか？

一般的に、WLPは熱放散経路が限られているため、アンダーフィルや高度な熱PCB設計で強化されない限り、高電力デバイスには適していません。

Q: ファンアウトWLPはどのようにしてチップレット統合を可能にしますか？

ファンアウトWLPは、再配線層がモールドパッケージ内の複数のダイを接続することを可能にし、従来の基板なしでヘテロジニアス統合を可能にします。

結論

ウェハレベルパッケージングの複雑さを理解することは、もはや選択肢ではありません。デバイスがより小さなフォームファクターでより高い性能を要求するにつれて、WLPはシリコンの限界と消費者の期待の間のギャップを埋めます。HDI配線からDNP認識までの工学的制約を習得することで、ハードウェア設計者は、この高度なテクノロジーを有能な製造エコシステムとともに活用して、エレクトロニクスの未来を築くことができます。