優れた高速PCB性能を実現するためのスムーズな信号遷移の確保

重要なポイント

• ビアを介した高速信号の遷移は、しばしば反射、スタブ、リターンパスの問題を引き起こします。
• バックドリルは、5～10 Gbps以上の信号に対してビアスタブを効果的に除去します。
• 層を変更するたびに、スティッチングビアまたはコンデンサでリターンパスを連続させてください。
• 適切なアンチパッド設計と3Dシミュレーションでビアインピーダンスを調整してください。
  重要なネットでは層変更を最小限に抑え、常にEMツールで検証してください。
  
  

トップ層に完璧に長さを合わせた配線をレイアウトしたのに、ビアホールを通って内層に送った途端にアイダイアグラムが崩れてしまった経験はありませんか？スタックアップを貫くこの落下は信号遷移であり、高速設計で過小評価されがちな要素の一つです。わずか数百ミクロン（層の変更）で、信号はインピーダンス制御された配線を何インチも快適に伝わっていた状態から、「ああ、もうダメだ」という状態に陥るのです。

問題は、データレートが数ギガビット毎秒を超えると、ビアはもはや単なる穴ではなく、実際の回路素子になることです。ビアには独自の容量、インダクタンスがあり、そして – ああ、最悪なことに、音叉のようにリンギングする残留銅スタブがあるのです！基板がDRCを通過することは成功の一部に過ぎません。基板が高速で動作することは、信号遷移の振る舞いを理解することにかかっています。本日は、信号遷移とは何か、不適切な信号遷移がパフォーマンスにどのような悪影響を及ぼすか、そしてクリーンな信号遷移を設計・製造するための実践的な手法について解説します。DDR4、PCIe、または高速SerDesリンクの配線において、これらのルールは次回の多層基板に直接関係するものです。

PCB設計における信号遷移の意味

定義と、多層基板で信号遷移が重要な理由

コネクタ、プレーン分割、パッケージ境界を横切る信号、またはPCB層間を移動する信号（通常はビア経由）は、信号遷移と見なされます。平たく言えば、ある伝送線路から別の伝送線路への電気的な「受け渡し」に過ぎません。適切に設計されたマイクロストリップやストリップラインは、単一の基準プレーン上で一定のインピーダンス（通常、シングルエンドで50オーム、差動で90～100オーム）を維持します。しかし、信号がビアを通過した瞬間に、その美しい形状は乱されます。

ビアは集中定数的な不連続性を引き起こします。リターン電流は以前、配線のすぐ下の基準プレーン上をきれいに流れていましたが、今や別のプレーン上で新たな経路を見つけなければなりません！これはすべてリターン電流の問題です。信号とリターンは常に一緒に動いており、信号が層を変更すれば、リターンも層を変更します。シンプルな経路を提供すればスムーズな遷移になりますが、迂回させるとインダクタンス、放射、反射が発生します。ここでPCB信号遷移の概念が真に意味を持つのです。すなわち、フォワードパスとリターンパスの両方を一つのシステムとして扱うことです。

層変更時の一般的な課題

回路図では些細な問題に見えますが、層変更はさまざまな問題を引き起こします。それぞれが信号整合性に異なる影響を与えます。

• リターンパスの不連続： 信号が異なるプレーンを基準とする層に切り替わることを意味し、リターン電流はもはや同じビアを通過しなくなります。
• スタブ共振：スルーホールビアの未使用部分が高周波で共振する可能性があります。
• インピーダンス不整合： ビアの容量とインダクタンスが配線のそれと等しいことはほとんどなく、その結果、信号が乗り越えなければならない段差が生じます。。

これらのいずれかが問題を抱えていると、その遷移は優れたチャネルの中で最も劣る部分となります。幸いなことに、それぞれは簡単に修正可能であり、後ほど説明します。

不適切な信号遷移がパフォーマンスに与える影響

反射、クロストーク、信号劣化

ビアにおいて、信号がインピーダンス不連続に遭遇すると、エネルギーの一部がソースに反射されます。不整合が大きいほど、その反射も大きくなります。例えば、50オーム線路上のビアが35オームに低下すると、その波のかなりの割合が反射され、意味を持つレベルになります。これらの反射は、タイミングと電圧マージンに直接影響します。反射だけが問題ではありません。乱れた遷移は隣接する構造に電界を放射し、クロストークとして隣接するビアや配線にエネルギーを結合させます。

BGAブレイクアウトのような密集したビアフィールドでは、遷移の不適切な管理がノイズ源となり、周囲のすべてのネットを汚染します。バックドリルされていないビアが貫通する厚い基板では、出口層から銅スタブが垂れ下がります。このスタブは四分の一波長共振器のように機能し、その共振周波数で深い挿入損失ノッチ（S21）を生成します。1.6 mm基板の場合、フルレングスのスタブは10 Gbps以上のリンクの帯域内で十分に共振する可能性があり、必要な周波数で信号を破壊します。

タイミング、EMI、およびシステム全体の信頼性への影響

影響はシステム全体に及びます。反射と共振ノッチによって受信波形が歪み、アイダイアグラムが閉じ、ジッタが増加します。これは、セットアップ/ホールドウィンドウの1ピコ秒が重要となるDDRなどのインターフェースにおいて、タイミングバジェットを直ちに減少させます。また、EMIのコストも発生します。リターン電流が信号の直下を流れる経路を持たない場合、電流はプレーン全体に広がり、大きな電流ループを形成します。

EMCの最大の敵はループです。ループが大きいほど、放射とピックアップが増大します。一つの不適切な遷移の継ぎ目が、製品がCISPR 32やFCC Part 15のテストに合格しない唯一の原因となることもあります。最後に、限界的な遷移は、規模を拡大しても信頼性の高いシステムを実現する助けにはなりません。ラボのゴールデンボードで問題なく動作する設計も、製造時、製造公差、温度、経年変化にわたって失敗する可能性があります。優れた遷移設計は、現実世界の変動に対処するための誤差マージンを提供します。

最適な信号遷移のための主要な設計手法

ビアの選択、バックドリル、スタブ削減戦略

最初のレバーは適切なビアを選ぶことです。スルーホールビアによって残される銅スタブは、通常、高周波損失の最大の原因であり、厚い多層基板ではこれらのスタブを避けることが優先事項です。

スタブ制御には3つの主要な方法があります：

1. メッキ後、やや大きめのドリルを使用してバックドリルを行い、ビアから銅バレルの未使用部分を除去し、信号に使用される部分だけを残します。これは厚い基板上の5～10Gbps超の信号に対する古典的な解決策であり、通常、小さく制御されたスタブになります。
2. ブラインドビアとベリードビア： 必要な層のみを接続し、スタブが生成されません。コストは高くなりますが、HDIおよび高密度設計に最適です。
3. マイクロビアはビア（通常100～150 µm）で、レーザーで作製され、1つの誘電体層のみにまたがり、HDIスタックにおいて最小限のスタブでほぼ理想的な遷移を提供します。

経験則： スタブが信号の対象最高周波数における約四分の一波長より長い場合、対処が必要です。約0.2 mm以下のスタブまでバックドリルすると、共振は通常、動作帯域のはるか外に押し出されます。

インピーダンス整合と基準プレーンの連続性

スタブが処理されたとしても、ビア自体を所望のインピーダンスに調整する必要があります。ここでの主要な調整要素はアンチパッド、つまりビアバレル周囲の基準プレーンにおけるクリアランスです。アンチパッドが大きいほど、ビアの容量が減少し、インピーダンスが高くなり、その逆も同様です。フィールドソルバーに基づく調整により、ビアを約50オームまたは差動ターゲットに調整できます。

基準プレーンの連続性も非常に重要です。最もクリーンな遷移は、信号が同じプレーン内にとどまる場合、または同じDC信号を持つ2つのプレーンの場合、ビアの位置でそれらが結合されている場合です。信号がプレーンを変更する場合、リターン電流のために低インダクタンスの経路を提供する必要があります：

• 両方の基準プレーンがグランドの場合、信号ビアの隣にスティッチングビアを配置し、リターン電流経路が直線的な経路を持つようにします。
• 信号がグランドプレーンから電源プレーン（異なる電圧）に切り替わる場合、単純なスティッチングは使用しないでください。信号の交差点に直接配置されたスティッチングコンデンサを使用し、ACリターン電流を伝達します。

高速信号のリターンビットがプレーン分割やスロットを越えて移動しなければならないような配線は避けてください（長い迂回となり、インピーダンスを正しく調整するためのすべての作業が台無しになります）。

高速信号のための層遷移計画

遷移に関するほとんどの頭痛の種は、事前のスマートな計画によって回避できます。可能な限り、信号が隣接する同一電圧の基準プレーンを使用するようにスタックアップを設計してください。これにより、リターンパスの長さと予測可能性が最小限に抑えられます。最も重要なネットでは層変更の数を抑えてください。各変更は劣化の機会だからです。遷移が避けられない場合、配線が確定した後ではなく、早い段階で導電性スティッチングまたはコンデンサのスペースを計画してください。遷移がスタックアップの第一級市民として、後付けではなく作成される場合、それが成熟した高速設計の証です。

複雑な設計のための高度な考慮事項

差動ペア、高周波信号、ビアの最適化

差動ペアは、両方のビアのバランスを取る必要があるため、遷移において追加の注意が必要です。わずかな非対称性でも、放射して信号を汚染するコモンモードノイズを引き起こします。一般的な戦略の一つは、GSSG（グランド-信号-信号-グランド）ビアパターンで、2つの信号ビアを2つのグランドビアで囲み、各信号ビアに近接したリターンパスを提供します。この構造は差動インピーダンスを低減しつつ、遷移に大きなコモンモード除去比を提供します。

非常に高周波のリンクでは、完全なビアフェンスまたはコプレーナ導波路型のグランドリングが遷移を囲むことで、さらに優れたアイソレーションが得られます。ここでは周波数範囲が重要です。業界におけるいくつかの半公式な経験則：約3 GHz以下の信号は、プレーン層を横切る際に近くのグランドリターンに接続すべきであり、5 GHz以上の信号は、慎重にサイズ設定されたアンチパッドと遷移周囲のスティッチングビアアレイが必要です。約30 GHzを超える周波数では、ビアインダクタンスが非常に支配的になるため、多くの設計ではビアの数を最小限に抑えるよう努めています。

遷移検証のためのシミュレーションと解析手法

これらの効果は目視では確認できず、有効なツールによるビア遷移の検証が必要です。単純な2Dインピーダンス計算機はビアの3D現実を無視し、均一な伝送線路のみを考慮します。業界標準のワークフローでは、3D電磁（EM）フィールドソルバーを使用して、実際のビア形状、アンチパッド、スタブ、スティッチング構造をシミュレートします。そこから、エンジニアは以下を参照します：

• Sパラメータ： 挿入損失（S21）はスタブ共振ノッチを示し、リターン損失（S11）はビアインピーダンス整合を示します。
• TDR（時間領域反射測定法）：距離に対するインピーダンスをグラフ化し、ビアでの信号経路のディップやバンプを確認して調整できます。
• アイダイアグラム：所望のBERに対する十分なマージンのエンドツーエンドチェック。

製造前のシミュレーションは、リスピンよりもはるかに安価です。何らかの理由で高速動作に失敗する基板の数週間のデバッグは、EMソルバーでの数時間で回避できます。

信号遷移品質に影響を与える製造上の側面

ビアメッキ、位置合わせ精度、プロセス制御

完璧な遷移設計には、それを適切に製造するファブショップが依然として必要です。バレルビアメッキの品質は、バレルが滑らかで均一な銅であるか、ボイド（または薄いメッキ）があるかを決定し、局所的なインピーダンスを変化させ、完全な故障を引き起こす可能性があります。位置合わせ精度（各層が他の層とどれだけ一致するか）は、アンチパッド調整にとって重要です。ドリルされたビアがアンチパッドからずれると、クリアランスの不均衡が生じ、インピーダンスバランスに影響を与え、差動ペアの場合、ペアの両半分間にスキューを生じさせます。

厳密な位置合わせは、スタックアップ全体にわたって設計された形状を維持します。バックドリル自体は、実際の公差を伴う制御されたプロセスです。ドリル深さのプロセス制御は、残されるスタブの量を決定します。深さは穴からスタブを除去するのに十分でなければなりませんが、最後のアクティブ層に達するほど深くてはなりません。

製造精度が実世界のパフォーマンスに与える影響

製造公差は、シミュレーションと実世界の違いです。 インピーダンス制御 仕様は通常、±10%などの公差を設けており、優れたファブショップはビア遷移を含むすべてのチャネルをその公差内に保ちます。

実際にどのように組み合わされるかを考えてみてください：

3つの要素すべて：位置合わせ、メッキ、ドリル深さが厳密に管理されていれば、作成した基板はシミュレーションされた基板と同一になり、苦心して設計した基板の遷移は現場で機能します！

JLCPCBの高品質な信号遷移実装における専門知識

高速遷移に焦点を当てた高度なDFMレビュー

優れた遷移設計と優れた製造は中間で出会う必要があり、そこがJLCPCBのプロセスの出番です。彼らは自動化された設計製造性（DFM）チェックを備えており、製造前にアンチパッドのサイズ不足やプレーン端に近すぎるビアなどの潜在的な問題をユーザーに警告するため、修正コストが安く済みます。JLCPCBは、フィールドソルバーに裏付けられたスタックアップによる高速アプリケーション向けのインピーダンス制御をサポートし、ビアと配線の形状を推測ではなくモデル化します。彼らは±10%の標準偏差を持ち、これは生産全体で維持する必要がある典型的な遷移設計の公差範囲です。

精密ビア処理と層位置合わせ機能

製造は、私たちが議論した技術と一致しています。JLCPCBは多層基板向けのバックドリルを提供し、ビアスタブを除去し、高密度スタックでのほぼ理想的な単層基板遷移のためのビアインパッド、およびHDIマイクロビアを提供します。差動ビアは対称になり、アンチパッドは中心に配置され、EMシミュレーションで想定された形状を維持します。これは、クリーンで均一なビアメッキと相まって、設計された50オームの遷移が結果の基板で50オームを測定できるようにします。

規模を拡大しても一貫した信号整合性を保証する信頼性の高い製造

最後のピースは一貫性です。1つのプロトタイプで機能するものは、1万の生産ユニットでも機能するべきであり、それにはプロセスの制御が必要です：メッキの制御、ドリルの制御、ラミネーションの制御。これらの原則を実装する時が来たら、JLCPCBのインピーダンス制御サービス、バックドリル、インスタント見積もりにより、シミュレーションされたスタックアップから高速で信頼できる基板へと簡単に移行できます。その結果、高速ハードウェアが実現し、PCBビアと層変更がシステムを阻害するのではなく、チャネルのもう一つの行儀の良いメンバーとなるのです。

JLCPCBでPCB生産を簡素化

PCB製造、アセンブリ、部品のワンストップサプライヤー。
インスタント見積もりから迅速な納品まで、ワークフローを合理化し、やり取りを削減し、すべてのビルドをスムーズに進めます—プロトタイプから生産まで。インスタント見積もりを取得 >

信号遷移に関するFAQ

Q: PCBにおける信号遷移とは何ですか？

信号遷移とは、高速信号がその配線環境を変更する任意のポイントであり、最も多くの場合、ビアを通ってPCB層間を移動する時です。高いデータレートでは、ビアは独自の容量、インダクタンス、スタブを持つ実際の回路素子となるため、信号整合性を維持するために遷移を慎重に設計する必要があります。

Q: ビアスタブが高速信号に悪影響を与えるのはなぜですか？

スルーホールビアの未使用の銅バレルは、開放端の四分の一波長共振器として機能します。その共振周波数で、挿入損失に深いノッチを生成し、10 Gbps以上のリンクの帯域内にちょうど収まって信号を著しく劣化させる可能性があります。

Q: バックドリルとブラインド/ベリードビアはいつ使い分けるべきですか？

バックドリルは厚い多層基板の一般的な選択肢であり、約5～10 Gbps以上の信号に対してメッキ後にスタブを除去します。ブラインドビアとベリードビアはスタブを全く形成せず、HDIおよびスペース制約のある設計に好まれますが、一般的にコストが高くなります。

Q: 層変更時にリターン電流経路をクリーンに保つにはどうすればよいですか？

両方の基準プレーンがグランドの場合、信号ビアのすぐ隣にグランドスティッチングビアを配置してください。信号が異なる電圧のプレーン間を遷移する場合は、代わりに遷移部にスティッチングコンデンサを使用し、リターンがプレーン分割を横切る必要があるような配線は決して行わないでください。

Q: インピーダンス制御された遷移にはどの程度のインピーダンス公差を期待すべきですか？

一般的なインピーダンス制御仕様では、ターゲット値の約±10%が許容されます。JLCPCBのようなメーカーは、フィールドソルバーに裏付けられたスタックアップを使用して、生産全体で配線とビア遷移をその範囲内に保ちます。

結論

すべての高速基板 における静かだが致命的に深刻な瞬間は、信号遷移です。しかし、ある層から別の層に切り替わるビアは、単なる穴として扱うべきではありません。それは小さな伝送線路でもあり、そのように扱わなければ、マージンは反射、スタブ共振、および漂遊リターン電流によって食い尽くされるでしょう。適切なビアの選択とバックドリル、アンチパッド調整、スティッチングビアまたはコンデンサ、および連続した基準プレーンが、潜在的な弱点をクリーンな受け渡しに変換します。

今日、遷移に関する規律を実践すればするほど、データレートが112 Gbps PAM4以上に向かって上昇し続ける明日、それがより重要になります。設計を計画し、3Dフィールドソルバーで厳密にテストし、設計した形状を実際に製造できる位置合わせ、メッキ、インピーダンス制御が可能なファブリケータを持つようにしてください。そうすれば、PCB信号遷移戦略はデバッグの悪夢ではなく、競争上の優位性となります。